专利摘要

一种窄干扰脉冲过滤方法，在采样时钟脉冲边沿对输入脉冲采样得到N位第一序列数据，根据N位第一序列数据中“1”的个数与抗干扰阈值之和是否大于等于N的比较结果，以及N位第一序列数据中“0”的个数与抗干扰阈值之和是否大于等于N的比较结果，产生控制输出脉冲电平状态的信号。所述方法能够自动滤除正窄脉冲干扰和负窄脉冲干扰，也能够滤除连续的正脉冲或负脉冲干扰；滤除脉冲干扰的效果能够通过改变N的大小，或者是改变抗干扰阈值的大小进行调节；所述方法能够应用在数字信号电路中需要过滤窄脉冲干扰信号的场合。

权利要求

1.一种窄干扰脉冲过滤方法，其特征在于：

在采样时钟脉冲边沿对输入脉冲采样得到N位第一序列数据，所述N为大于等于2的整数，所述N位第一序列数据为输入脉冲的最近N次采样值；所述采样值为二进制数据数据0或者1；

根据N位第一序列数据中“1”的个数与抗干扰阈值之和是否大于等于N的比较结果，以及N位第一序列数据中“0”的个数与抗干扰阈值之和是否大于等于N的比较结果，产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态；

所述抗干扰阈值为小于N / 2的非负整数；

所述控制输出脉冲电平状态的信号为第一置位信号和第二置位信号，由第一置位信号和第二置位信号控制输出脉冲的电平状态；当N位第一序列数据中“1”的个数与抗干扰阈值之和大于等于N时，第一置位信号有效，否则无效；当N位第一序列数据中“0”的个数与抗干扰阈值之和大于等于N时，第二置位信号有效，否则无效。

2.根据权利要求1所述的窄干扰脉冲过滤方法，其特征在于：由第一置位信号和第二置位信号控制输出脉冲电平状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

3.根据权利要求1所述的窄干扰脉冲过滤方法，其特征在于：由第一置位信号和第二置位信号控制输出脉冲电平状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

4.根据权利要求1-3中任一项所述的窄干扰脉冲过滤方法，其特征在于：在采样时钟脉冲边沿对输入脉冲采样得到N位第一序列数据由N位移位寄存器单元实现；所述N位移位寄存器单元的输入为输入脉冲和采样时钟脉冲，输出为N位第一序列数据。

说明书

技术领域

本发明涉及脉冲电路信号处理领域，尤其是一种窄干扰脉冲过滤方法。

背景技术

在数字信号电路中，经常需要对脉冲信号中的干扰脉冲进行过滤，例如，滤除单个或者连续的窄干扰脉冲，过滤机械开关的抖动脉冲，等等。目前常用的方法的采用滤波电路进行滤波，或者是用MCU采样后进行算法处理。采用滤波电路过滤，当需要过滤的窄脉冲频率较高时，滤波电路存在直流记忆效应，前面的窄脉冲会影响后面窄脉冲的过滤。用MCU采样后进行算法处理时，除占用MCU的处理时间外，MCU本身也容易受到各种干扰影响，从而对窄脉冲的过滤造成影响。

发明内容

为了解决现有数字脉冲信号处理中对窄干扰脉冲过滤所存在的问题，本发明提供了一种窄干扰脉冲过滤方法，包括：

采样时钟脉冲边沿对输入脉冲采样得到N位第一序列数据，所述N为大于等于2的整数，所述N位第一序列数据为输入脉冲的最近N次采样值；所述采样值为二进制数据数据0或者1。

根据N位第一序列数据中“1”的个数与抗干扰阈值之和是否大于等于N的比较结果，以及N位第一序列数据中“0”的个数与抗干扰阈值之和是否大于等于N的比较结果，产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态。所述抗干扰阈值为小于N/2(N除以2)的非负整数。

所述控制输出脉冲电平状态的信号为第一置位信号和第二置位信号，由第一置位信号和第二置位信号控制输出脉冲的电平状态；当N位第一序列数据中“1”的个数与抗干扰阈值之和大于等于N时，第一置位信号有效，否则无效；当N位第一序列数据中“0”的个数与抗干扰阈值之和大于等于N时，第二置位信号有效，否则无效。

由第一置位信号和第二置位信号控制输出脉冲电平状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。由第一置位信号和第二置位信号控制输出脉冲电平状态的方法或者是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

采样时钟脉冲边沿对输入脉冲采样得到N位第一序列数据由N位移位寄存器单元实现；所述N位移位寄存器单元的输入为输入脉冲和采样时钟脉冲，输出为N位第一序列数据。

本发明的有益效果是：能够自动滤除正窄脉冲干扰和负窄脉冲干扰，也能够滤除连续的正脉冲干扰或者是连续的负脉冲干扰；滤除连续正脉冲干扰或者是连续负脉冲干扰的效果能够通过改变移位寄存器单元并行输出端的位数，或者是改变抗干扰阈值的大小进行调节；所述窄干扰脉冲过滤电路能够应用在数字信号电路中需要过滤窄脉冲干扰信号的场合。

附图说明

图1为窄干扰脉冲过滤电路实施例；

图2为N＝6时移位寄存器单元实施例；

图3为N＝6时第一加法器单元和抗干扰阈值设定单元实施例；

图4为N＝6时第一判别单元实施例；

图5为输出控制单元实施例；

图6为振荡器单元实施例；

图7为N＝6时窄干扰脉冲过滤电路抗干扰效果示意图。

具体实施方式

以下结合附图对本发明作进一步说明。窄干扰脉冲过滤方法由包括移位寄存器单元、反相器单元、第一加法器单元、第二加法器单元、抗干扰阈值设定单元、第一判别单元、第二判别单元、输出控制单元、振荡器单元的窄干扰脉冲过滤电路实现。当窄干扰脉冲过滤电路的应用场合有合适的时钟脉冲作为采样时钟脉冲时，振荡器单元可以省略。

如图1所示为窄干扰脉冲过滤电路实施例。图1中，移位寄存器单元101包括串行输入端、N位并行输出端、采样时钟脉冲输入端，输入脉冲P1从移位寄存器单元101的串行输入端输入，采样时钟脉冲CP1从移位寄存器单元101的采样时钟脉冲输入端输入，移位寄存器单元101的N位并行输出端输出N位第一序列数据X1；反相器单元102的输入为N位第一序列数据X1，输出为N位第二序列数据X2；抗干扰阈值设定单元105的输出为抗干扰阈值X0；第一加法器单元103的输入为N位第一序列数据X1和抗干扰阈值X0，输出为第一脉冲统计值Y1；第二加法器单元104的输入为N位第二序列数据X2和抗干扰阈值X0，输出为第二脉冲统计值Y2；第一判别单元106的输入为第一脉冲统计值Y1，输出为第一置位信号SE1；第二判别单元107的输入为第二脉冲统计值Y2，输出为第二置位信号RE1；输出控制单元108的输入为第一置位信号SE1和第二置位信号RE1，输出为窄干扰脉冲过滤电路的输出脉冲P2；振荡器单元109输出采样时钟脉冲CP1。第一判别单元106、第二判别单元107还包括固定的数值输入N。

下面的实施例中，N＝6。

图2为N＝6时移位寄存器单元的实施例。图2中，6个D触发器FF1、FF2、FF3、FF4、FF5、FF6组成6位串行移位寄存器，FF1的输入端D为移位寄存器单元的串行输入端，连接至输入脉冲P1；FF1、FF2、FF3、FF4、FF5、FF6的时钟输入端CLK并联后，组成移位寄存器单元的移位脉冲输入端，即移位寄存器单元的采样时钟脉冲输入端，并连接至采样时钟脉冲CP1；FF1、FF2、FF3、FF4、FF5、FF6的输出端Q分别为x11、x12、x13、x14、x15、x16，图2中，N位第一序列数据X1由x11、x12、x13、x14、x15、x16组成。N位第一序列数据X1为移位寄存器单元在采样时钟脉冲CP1边沿中的上升沿对输入脉冲P1的最近N次采样值。

N为其他数值时，可以增减图2中D触发器的数量来实现移位寄存器单元的功能。图2中D触发器可以用其他触发器来代替，例如，采用N个JK触发器来实现N位的移位寄存器单元的功能。移位寄存器单元也可以采用单个或者多个专用的多位移位寄存器来实现，例如，采用1片74HC164或者是1片74HC595，可以实现不多于8位的移位寄存器单元的功能，采用多片74HC164或者是多片74HC595，可以实现多于8位的移位寄存器单元的功能。

图3为N＝6时第一加法器单元和抗干扰阈值设定单元的实施例。图3中，抗干扰阈值设定单元由2位二进制拨码开关SW1组成，+VCC为供电电源，GND为公共地，其2位二进制输出x02、x01组成抗干扰阈值X0。由于N＝6，X0只能在0、1、2中取值，本实施例中，抗干扰阈值X0取值为1，即x02、x01的取值为0、1。抗干扰阈值设定单元可以由多位二进制拨码开关，或者是BCD拨码开关，或者是多个普通开关加上拉电阻，或者是控制0、1输出的多个上拉电阻及电路短接点，以及其他能够输出多位二进制设定值的电路组成。

第一加法器单元的功能是，统计N位第一序列数据X1中“1”的个数的数量值，然后将该数量值与抗干扰阈值X0相加，输出第一脉冲统计值Y1。图3中，第一加法器单元由1位全加器FA1、FA2、FA3、FA4、FA5、FA6、FA7组成，图3中的1位全加器均包括有1位加数输入端A、1位加数输入端B、进位输入端Ci，以及1位结果输出端S、1位进位输出端Co。1位全加器FA1、FA2实现x11、x12、x13、x14、x15、x16中“1”的个数的统计，m2、m1和n2、n1分别为FA1、FA2的2位二进制统计结果输出。x11、x12、x13、x14、x15、x16与FA1、FA2的6个输入端的连接位置可以相互任意互换。1位全加器FA3、FA4组成2位二进制加法器，FA3、FA4将m2、m1和n2、n1相加得到3位二进制输出j3、j2、j1，j3、j2、j1即为X1中“1”的个数的数量值；FA3的进位输入端Ci输入0。3个1位全加器FA5、FA6、FA7组成3位二进制加法器，FA5、FA6、FA7将j3、j2、j1和x02、x01相加得到4位二进制输出y14、y13、y12、y11，y14、y13、y12、y11即为第一脉冲统计值Y1；FA5的进位输入端Ci输入0，另外一个加数x02、x01只有2位，其高位FA7的输入端B输入0。

还可以采用其他的电路形式来实现第一加法器单元的功能，例如，采用多片超前进位集成4位加法器74HC283实现第一加法器单元的功能，或者是采用多片4位二进制并行进位全加器CD4008实现第一加法器单元的功能，或者是采用多片3位串行加法器CD4032是4实现第一加法器单元的功能，或者是门电路组成的组合逻辑电路实现第一加法器单元的功能，等等。

设N＝6，此时反相器单元102中有6个反相器，6个反相器将N位第一序列数据X1的x11、x12、x13、x14、x15、x16一一反相得到x21、x22、x23、x24、x25、x26，x21、x22、x23、x24、x25、x26组成N位第二序列数据X2。反相器单元的作用是，将N位第一序列数据X1中“0”的个数转换为N位第二序列数据X2中“1”的个数。

第二加法器单元的功能是，统计N位第二序列数据X2中“1”的个数的数量值，然后将该数量值与抗干扰阈值X0相加，输出第一脉冲统计值Y2，其实现原理与第一加法器单元相同。N位第一序列数据X1和N位第二序列数据X2均为N位二进制数据；第一加法器单元和第二加法器单元为结构与组成相同的统计加法器单元，均用于统计N位二进制数据中“1”的个数。

图4为N＝6时第一判别单元实施例，FC1为四位二进制数值比较器74HC85。第一脉冲统计值Y1的4位二进制输出y14、y13、y12、y11分别连接至FC1的A3、A2、A1、A0输入端，FC1的输入端A>B IN和A<B IN均接0，输入端A＝B IN接1。第一判别单元还包括固定的输入N，实施例中，FC1的B3、B2、B1、B0输入端分别输入0、1、0、1，等于5，即为N＝6时的N-1，此时第一置位信号SE1从FC1的输出端A>B OUT输出；如果FC1的B3、B2、B1、B0输入端分别输入0、1、1、0，即B输入的数值为N时，此时FC1的输出端A>B OUT有效，或者输出端A＝B OUT有效时，第一置位信号SE1均有效。图4电路实现的功能是，当第一脉冲统计值Y1大于5时，输出的第一置位信号SE1为高电平，否则SE1为低电平；或者描述为，当第一脉冲统计值Y1大于等于6时，输出的第一置位信号SE1为有效的高电平，否则SE1为低电平；SE1为高电平有效。当N值较大时，可以选择2片或者多片74HC85组成多位二进制数值比较器实现第一判别单元的功能；也可以采用1片或者多片四位二进制数值比较器CD4063实现第一判别单元的功能，或者是采用其他组合逻辑电路来实现第一判别单元的功能。第二判别单元的实现原理与第一判别单元相同，其功能是，当第二脉冲统计值Y2大于等于6时，输出的第二置位信号RE1为有效的高电平，否则RE1为低电平；RE1为高电平有效。SE1、RE1也可以选择低电平有效。

输出控制单元的功能是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。输出控制单元的功能或者是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。图5为输出控制单元实施例。图5中，或非门FO1、FO2组成RS触发器，第一置位信号SE1和第二置位信号RE1均高电平有效；第一置位信号SE1为RS触发器的置位信号，第二置位信号RE1为RS触发器的复位信号；输出脉冲P2从RS触发器的同相输出端输出。当SE1有效、RE1无效时，将从同相输出端FO2输出的输出脉冲P2置为1；SE1无效、RE1有效时，将输出脉冲P2置为0；当SE1和RE1均无效时，输出脉冲P2的状态不变。输出控制单元也可以采用其他形式的RS触发器。

图5中，输出脉冲P2与输入脉冲P1之间为同相关系。如果输出脉冲P2从反相输出端，即或非门FO1输出，则功能为，当SE1有效、RE1无效时，将输出脉冲P2置为0；SE1无效、RE1有效时，将输出脉冲P2置为1；当SE1和RE1均无效时，输出脉冲P2的状态不变；此时输出脉冲P2与输入脉冲P1之间为反相关系。

图6为振荡器单元实施例。图6中，FO3为14级二进制串行分频器/振荡器CD4060，电阻R91、电阻R92、电容C91的一端并联，另外一端分别连接至CD4060的信号输入端CK1、信号反向输出端 信号正向输出端CK0；CD4060的复位信号输入端输入信号0，CD4060工作在振荡与分频状态。图6中，采样时钟脉冲CP1从CD4060的Q7分频输出端输出，CP1也可以根据CD4060的振荡频率以及窄干扰脉冲过滤电路所需要的采样频率，从CD4060的其他分频输出端输出；CP1的频率还可以通过调整电阻R92、电容C91的值来实现改变。振荡器单元还可以采用其他类型的多谐振荡器来实现。

N＝6的实施例中，抗干扰阈值X0取值为1。当第一脉冲统计值Y1大于等于6时，输出SE1为高电平，将输出脉冲P2置为1，其实质是，当6位第一序列数据X1中“1”的个数大于等于5时，输出SE1为高电平，将输出脉冲P2置为1；当第二脉冲统计值Y2大于等于6时，输出RE1为高电平，将输出脉冲P2置为0，其实质是，当6位第一序列数据X1中“0”的个数大于等于5时，输出RE1为高电平，将输出脉冲P2置为0。由于抗干扰阈值X0为小于N/2的非负整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，输出控制单元的输出不会出现逻辑状态不确定的情况。

图7为N＝6时窄干扰脉冲过滤电路抗干扰效果示意图，给出了15个采样时钟脉冲CP1对输入脉冲P1的采样结果，以及得到的输出脉冲P2。设在图7中CP1的采样点1之前采样得到的6个第一序列数据X1采样值均为0，输出脉冲P2为0。图7中，输入脉冲P1在CP1的采样点3前至采样点4后出现了正脉冲干扰，导致X1在采样点3、采样点4采样得到干扰值1；输入脉冲P1在CP1的采样点5至采样点6之间出现了正窄脉冲干扰，但该正窄脉冲宽度小于采样周期且处于2个采样点之间，未影响第一序列数据X1的采样结果，即采样过程自动滤除了该正窄脉冲干扰；输入脉冲P1在CP1的采样点8之后开始从0变1，从0变1过程中出现了2次边沿抖动，采样点9、采样点10的值分别为1、0。图7中，在时钟脉冲CP1的采样点1至采样点15采样得到的第一序列数据X1、第一脉冲统计值Y1、第二脉冲统计值Y2和输出脉冲P2见表1。

表1采样点1-15的第一序列数据X1、第一脉冲统计值Y1、第二脉冲统计值Y2和输出脉冲P2

观察表1中采样点的情况，在采样点1-3，Y2大于等于6，RE1有效，SE1无效，P2被置为0；在采样点4-9，Y1小于6且Y2小于6，SE1、RE1均无效，P2维持为0；在采样点10，Y2大于等于6，RE1有效，SE1无效，P2被置为0；在采样点11-13，Y1小于6且Y2小于6，SE1、RE1均无效，P2维持为0；在采样点14-15，Y1大于等于6，SE1有效，RE1无效，P2被置为1。显然，在连续的5个序列数据X1值中，直到图7的采样点14，才满足6位序列数据X1中“1”的个数大于等于5的条件，第一置位信号SE1有效，输出脉冲P2由0变1。

图7给出的是窄干扰脉冲过滤电路在输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程。由于电路的对称性，窄干扰脉冲过滤电路在输入脉冲P1为1时的抗负脉冲干扰效果，以及输入脉冲P1由1变为0的条件与过程，与输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程相同。设在时钟脉冲CP1的采样点31之前CP1对输入脉冲P1的采样得到的6个第一序列数据X1采样值均为1，输出脉冲P2为1，在时钟脉冲CP1的采样点31至采样点45采样得到的第一序列数据X1、第一脉冲统计值Y1、第二脉冲统计值Y2和输出脉冲P2见表2。

表2采样点31-45的第一序列数据X1、第一脉冲统计值Y1、第二脉冲统计值Y2和输出脉冲P2

观察表2中采样点的情况，在采样点31-37，Y1大于等于6，SE1有效，RE1无效，P2被置为1；在采样点38-42，Y1小于6且Y2小于6，SE1、RE1均无效，P2维持为1；在采样点43-45，Y2大于等于6，RE1有效，SE1无效，P2被置为0。

以输出脉冲P2与输入脉冲P1之间为同相关系为例做进一步的说明。窄干扰脉冲过滤电路的工作过程是，当Y1≥N，即N位第一序列数据X1中“1”的个数大于等于N-X0时，将输出脉冲P2置为1；当Y2≥N，即N位第一序列数据X1中“0”的个数大于等于N-X0时，将输出脉冲P2置为0。由于抗干扰阈值X0为小于N/2的非负整数，因此，N位第一序列数据X1中“1”的个数大于等于N-X0和N位第一序列数据X1中“0”的个数大于等于N-X0这2个条件不会同时得到满足。输入脉冲P1、输出脉冲P2均为0时，在连续N次采样中，只要单个或者多个正脉冲干扰形成的采样结果未造成N位第一序列数据X1中“1”的个数大于等于N-X0，则输出脉冲P2不会变为1；输入脉冲P1、输出脉冲P2均为1时，在连续N次采样中，只要单个或者多个负脉冲干扰形成的采样结果未造成N位第一序列数据X1中“0”的个数大于等于N-X0，则输出脉冲P2不会变为0。当P1、P2都为低电平时，只要在P1中出现的正脉冲使连续N个P1采样值中有大于等于N-X0个为1时，能够从P2输出与该P1中正脉冲相对应的正脉冲；当P1、P2都为高电平时，只要在P1中出现的负脉冲使连续N个P1采样值中有大于等于N-X0个为0时，能够从P2输出与该P1中负脉冲相对应的负脉冲。当输入脉冲P1已经由0变为1，或者是由1变为0之后，输出脉冲P2需要在N位第一序列数据X1中“1”的个数大于等于N-X0，或者是N位第一序列数据X1中“0”的个数大于等于N-X0条件满足之后，才将输出脉冲P2从0变1，或者是将输出脉冲P2从1变0，有几个采样脉冲周期的延迟。当X0在小于N/2的非负整数之中范围内取值越小时，窄干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件更加苛刻，抗干扰效果更好，但输出脉冲P2相对于输入脉冲P1的延迟时间越大；当X0在小于N/2的非负整数之中范围内取值变大时，窄干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件变宽，抗干扰效果变小，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。当N的取值变大时，窄干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件变严格，抗干扰效果变好，但输出脉冲P2相对于输入脉冲P1的延迟时间变大；当N的取值变小时，窄干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件变宽，抗干扰效果变小，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。

采样时钟脉冲的周期要根据输入脉冲P1的脉冲宽度、变化速度和干扰脉冲的宽度确定。例如，若输入脉冲P1来自于普通按钮开关的控制输出，由于普通按钮开关的形成的脉冲宽度至少有100ms，普通按钮开关的抖动干扰通常不超过10ms，因此，可以选择采样时钟脉冲的周期为10ms左右，N在3至7范围内取值。

窄干扰脉冲过滤电路中移位寄存器单元、反相器单元、第一加法器单元、第二加法器单元、抗干扰阈值设定单元、第一判别单元、第二判别单元、输出控制单元、振荡器单元中的全部，或者是部分功能可以采用PAL、GAL、CPLD、FPGA，或者是其他可编程逻辑器件、逻辑单元来实现。

除说明书所述的技术特征外，均为本领域技术人员所掌握的常规技术。

窄干扰脉冲过滤方法专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。