专利摘要
本发明涉及一种具有集成隧穿二极管的超结功率MOSFET，属于半导体功率器件领域。该MOSFET包括：漏端电极、N型衬底、N型掺杂区、绝缘层Ⅰ、P型掺杂区Ⅰ、P型掺杂区Ⅱ、N+掺杂区Ⅰ、P+掺杂区Ⅰ、栅氧化层、多晶硅栅、源端电极、P+掺杂区Ⅱ、N+掺杂区Ⅱ、绝缘层Ⅱ和浮空电极。本发明在不增加器件的比导通电阻以及漏电流的条件下，能够极大地降低器件的反向恢复电荷，并且不会增加工艺难度。
权利要求
1.一种具有集成隧穿二极管的超结功率MOSFET，其特征在于，包括：漏端电极(01)、N型衬底(02)、N型掺杂区(03)、绝缘层Ⅰ(04)、P型掺杂区Ⅰ(05)、P型掺杂区Ⅱ(06)、N+掺杂区Ⅰ(07)、P+掺杂区Ⅰ(08)、栅氧化层(09)、多晶硅栅(10)、源端电极(11)、P+掺杂区Ⅱ(12)、N+掺杂区Ⅱ(13)、绝缘层Ⅱ(14)和浮空电极(15)；
所述N型衬底(02)在漏端电极(01)上方；N型掺杂区(03)、绝缘层Ⅰ(04)、P型掺杂区Ⅰ(05)在N型衬底(02)上方；P型掺杂区Ⅱ(06)在N型掺杂区(03)上方；N+掺杂区Ⅰ(07)、P+掺杂区Ⅰ(08)和N+掺杂区Ⅱ(13)在P型掺杂区Ⅱ(06)上方；
所述栅氧化层(09)被N型掺杂区(03)、P型掺杂区Ⅱ(06)和N+掺杂区Ⅰ(07)包围；多晶硅栅(10)被栅氧化层(09)包围；
所述源端电极(11)在N+掺杂区Ⅰ(07)和P+掺杂区Ⅰ(08)上方；P+掺杂区Ⅱ(12)在P型掺杂区Ⅰ(05)上方；浮空电极(15)在P+掺杂区Ⅱ(12)上方；绝缘层Ⅱ(14)在P+掺杂区Ⅰ(08)和N+掺杂区Ⅱ(13)上方；
所述绝缘层Ⅰ(04)将N型掺杂区(03)、P型掺杂区Ⅱ(06)、N+掺杂区Ⅱ(13)与P型掺杂区Ⅰ(05)、P+掺杂区Ⅱ(12)相隔离；绝缘层Ⅱ(14)将源端电极(11)与浮空电极(15)相隔离；
所述N+掺杂区Ⅰ(07)、P+掺杂区Ⅰ(08)与源端电极(11)相连接；N+掺杂区Ⅱ(13)和P+掺杂区Ⅱ(12)与浮空电极(15)相连接；N型掺杂区(03)、P型掺杂区Ⅱ(06)、N+掺杂区Ⅰ(07)、栅氧化层(09)和多晶硅栅(10)分别作为一个nMOS的漏端、衬底、源端、氧化层和栅电极；N型掺杂区(03)、绝缘层Ⅰ(04)、P型掺杂区Ⅰ(05)共同作为超结的体区；
所述P+掺杂区Ⅰ(08)和N+掺杂区Ⅱ(13)构成一个隧穿二极管，连接源端电极(11)和浮空电极(15)。
2.根据权利要求1所述的一种具有集成隧穿二极管的超结功率MOSFET，其特征在于，所述隧穿二极管与由P+掺杂区Ⅱ(12)、P型掺杂区Ⅰ(05)和N型衬底(02)构成的二极管串联，在超结功率MOSFET体二极管导通时，这两个串联的二极的开启电压为1.4V。
3.根据权利要求2所述的一种具有集成隧穿二极管的超结功率MOSFET，其特征在于，在超结功率MOSFET体二极管导通时，由P+掺杂区Ⅰ(08)、P型掺杂区Ⅱ(06)、N型掺杂区(03)和N型衬底(02)构成的二极管的开启电压为0.7V。
4.根据权利要求1所述的一种具有集成隧穿二极管的超结功率MOSFET，其特征在于，半导体材料包括硅、锗、砷化镓、碳化硅或氮化镓。
5.根据权利要求1所述的一种具有集成隧穿二极管的超结功率MOSFET，其特征在于，绝缘层材料包括二氧化硅、氮化硅或钛酸锶钡。
说明书
技术领域
本发明属于半导体功率器件领域，涉及一种具有集成隧穿二极管的超结功率MOSFET。
背景技术
超结MOSFET(SuperJunction Metal-Oxide-Semiconductor Field EffectTransistor)即金属-氧化物-半导体场效应晶体管可以改善传统功率MOSFET器件中击穿电压与比导通电阻之间的矛盾，具有极低的比导通电阻以及极快的开关速度，而被广泛应用于工业、新能源、信息交通等领域。然而超结MOSFET的体二极管具有极大的反向恢复电荷，这将降低应用了超结技术MOSFET的功率变换器的效率以及会增加功率变换器的噪声。
为降低体二极管的反向恢复电荷，通常使用载流子寿命控制技术，如通过金、铂等重金属杂质掺杂来引入有效复合中心或在器件制作的最后进行高能电子辐照等。另一类解决方案是改进器件结构，如集成肖特基二极管或半超结结构等。然而上诉技术在降低体二极管方向恢复电荷的同时，往往会降低器件的稳定性或增加器件的比导通电阻及漏电流。
因此，亟需一种在不增加器件的比导通电阻以及漏电流，保证器件稳定性的条件下，能够极大地降低器件的反向恢复电荷的MOSFET。
发明内容
有鉴于此，本发明的目的在于提供一种具有集成隧穿二极管的超结功率MOSFET，即提出一种新型结构功率MOSFET器件制造技术，该技术在不增加器件的比导通电阻以及漏电流的条件下，能够极大地降低器件的反向恢复电荷；并且不会增加工艺难度。
为达到上述目的，本发明提供如下技术方案：
一种具有集成隧穿二极管的超结功率MOSFET，由多个重复元胞结构相互拼接而成，具体包括：漏端电极(01)、N型衬底(02)、N型掺杂区(03)、绝缘层Ⅰ(04)、P型掺杂区Ⅰ(05)、P型掺杂区Ⅱ(06)、N+掺杂区Ⅰ(07)、P+掺杂区Ⅰ(08)、栅氧化层(09)、多晶硅栅(10)、源端电极(11)、P+掺杂区Ⅱ(12)、N+掺杂区Ⅱ(13)、绝缘层Ⅱ(14)和浮空电极(15)；
所述N型衬底(02)在漏端电极(01)上方；N型掺杂区(03)、绝缘层Ⅰ(04)、P型掺杂区Ⅰ(05)在N型衬底(02)上方；P型掺杂区Ⅱ(06)在N型掺杂区(03)上方；N+掺杂区Ⅰ(07)、P+掺杂区Ⅰ(08)和N+掺杂区Ⅱ(13)在P型掺杂区Ⅱ(06)上方；
所述栅氧化层(09)被N型掺杂区(03)、P型掺杂区Ⅱ(06)和N+掺杂区Ⅰ(07)包围；多晶硅栅(10)被栅氧化层(09)包围；
所述源端电极(11)在N+掺杂区Ⅰ(07)和P+掺杂区Ⅰ(08)上方；P+掺杂区Ⅱ(12)在P型掺杂区Ⅰ(05)上方；浮空电极(15)在P+掺杂区Ⅱ(12)上方；绝缘层Ⅱ(14)在P+掺杂区Ⅰ(08)和N+掺杂区Ⅱ(13)上方；
所述绝缘层Ⅰ(04)将N型掺杂区(03)、P型掺杂区Ⅱ(06)、N+掺杂区Ⅱ(13)与P型掺杂区Ⅰ(05)、P+掺杂区Ⅱ(12)相隔离；绝缘层Ⅱ(14)将源端电极(11)与浮空电极(15)相隔离；
所述N+掺杂区Ⅰ(07)、P+掺杂区Ⅰ(08)与源端电极(11)相连接；N+掺杂区Ⅱ(13)和P+掺杂区Ⅱ(12)与浮空电极(15)相连接；N型掺杂区(03)、P型掺杂区Ⅱ(06)、N+掺杂区Ⅰ(07)、栅氧化层(09)和多晶硅栅(10)分别作为一个nMOS的漏端、衬底、源端、氧化层和栅电极；N型掺杂区(03)、绝缘层Ⅰ(04)、P型掺杂区Ⅰ(05)共同作为超结的体区；
所述P+掺杂区Ⅰ(08)和N+掺杂区Ⅱ(13)构成一个隧穿二极管，连接源端电极(11)和浮空电极(15)。
进一步，所述隧穿二极管与由P+掺杂区Ⅱ(12)、P型掺杂区Ⅰ(05)和N型衬底(02)构成的二极管串联，在超结功率MOSFET体二极管导通时，这两个串联的二极的开启电压约为1.4V。
进一步，在超结功率MOSFET体二极管导通时，由P+掺杂区Ⅰ(08)、P型掺杂区Ⅱ(06)、N型掺杂区(03)和N型衬底(02)构成的二极管的开启电压约为0.7V。
进一步，半导体材料包括但不限于硅、锗、砷化镓、碳化硅或氮化镓。绝缘层材料包括但不限于二氧化硅、氮化硅或钛酸锶钡。
本发明的有益效果在于：本发明在不增加器件的比导通电阻以及漏电流的条件下，能够极大地降低器件的反向恢复电荷；并且不会增加工艺难度。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明所述的超结功率MOSFET的结构示意图；
图2为图1结构的等效电路图；
图3为传统的超结功率MOSFET器件结构的等效电路图；
图4为本发明所述结构与传统结构的反向恢复特性的对比图；
图5为实例2对应的超结功率MOSFET的结构示意图；
图6为实例3对应的超结功率MOSFET的结构示意图；
附图标记：01-漏端电极，02-N型衬底，03-N型掺杂区，04-绝缘层Ⅰ，05-P型掺杂区Ⅰ，06-P型掺杂区Ⅱ，07-N+掺杂区Ⅰ，08-P+掺杂区Ⅰ，09-栅氧化层，10-多晶硅栅，11-源端电极，12-P+掺杂区Ⅱ；13-N+掺杂区Ⅱ，14-绝缘层Ⅱ，15浮空电极，16-P+多晶硅Ⅰ，17-绝缘层Ⅲ，18-绝缘层Ⅳ，19-N+多晶硅，20-P+多晶硅Ⅱ。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
实施例1：图1为一种具有集成隧穿二极管的超结功率MOSFET，由多个重复元胞结构相互拼接而成，具体包括：漏端电极01、N型衬底02、N型掺杂区03、绝缘层Ⅰ04、P型掺杂区Ⅰ05、P型掺杂区Ⅱ06、N+掺杂区Ⅰ07、P+掺杂区Ⅰ08、栅氧化层09、多晶硅栅10、源端电极11、P+掺杂区Ⅱ12、N+掺杂区Ⅱ13、绝缘层Ⅱ14和浮空电极15；
所述N型衬底02在漏端电极01上方；N型掺杂区03、绝缘层Ⅰ04、P型掺杂区Ⅰ05在N型衬底02上方；P型掺杂区Ⅱ06在N型掺杂区03上方；N+掺杂区Ⅰ07、P+掺杂区Ⅰ08和N+掺杂区Ⅱ13在P型掺杂区Ⅱ06上方；
所述栅氧化层09被N型掺杂区03、P型掺杂区Ⅱ06和N+掺杂区Ⅰ07包围；多晶硅栅10被栅氧化层09包围；
所述源端电极11在N+掺杂区Ⅰ07和P+掺杂区Ⅰ08上方；P+掺杂区Ⅱ12在P型掺杂区Ⅰ05上方；浮空电极15在P+掺杂区Ⅱ12上方；绝缘层Ⅱ14在P+掺杂区Ⅰ08和N+掺杂区Ⅱ13上方；
所述绝缘层Ⅰ04将N型掺杂区03、P型掺杂区Ⅱ06、N+掺杂区Ⅱ13与P型掺杂区Ⅰ05、P+掺杂区Ⅱ12相隔离；绝缘层Ⅱ14将源端电极11与浮空电极15相隔离；
所述N+掺杂区Ⅰ07、P+掺杂区Ⅰ08与源端电极11相连接；N+掺杂区Ⅱ13和P+掺杂区Ⅱ12与浮空电极15相连接；N型掺杂区03、P型掺杂区Ⅱ06、N+掺杂区Ⅰ07、栅氧化层09和多晶硅栅10分别作为一个nMOS的漏端、衬底、源端、氧化层和栅电极；N型掺杂区03、绝缘层Ⅰ04、P型掺杂区Ⅰ05共同作为超结的体区。
图2为图1结构的等效电路图，如图2所示，二极管1由P+掺杂区Ⅰ08、P型掺杂区Ⅱ06、N型掺杂区03、N型衬底02构成。二极管2由P+掺杂区Ⅱ12、P型掺杂区Ⅰ05、N型衬底02构成。二极管3是一个隧穿二极管，由N+掺杂区Ⅱ13和P+掺杂区Ⅰ08构成，P+掺杂区Ⅰ08与源段电极11相连接，N+掺杂区Ⅱ13则与浮空电极15相连接，浮空电极15又与P+掺杂区Ⅱ12连接，这样N+掺杂区Ⅱ13就实现了与P+掺杂区Ⅱ12的电学连接。
图3为传统的超结功率MOSFET器件结构的等效电路图。借助MEDICI仿真软件，对图3所示的传统超结MOSFET，与本发明的图1所示的具有集成隧穿二极管的超结MOSFET，进行了仿真比较。这两个结构唯一的区别在于图1中引入了N+掺杂区Ⅱ13、绝缘层Ⅱ14和浮空电极15。在仿真时，N型衬底02的掺杂浓度为5×10
综上所述，本发明提出的具有集成隧穿二极管的超结MOSFET具有极低的反向恢复电荷。
实施例2：如图5所示，隧穿二极管也可以由沟槽栅内的多晶硅构成。多晶硅栅10在本实施案例中是N型重掺杂的，在多晶硅栅10中引入一个重掺杂的P+多晶硅Ⅰ16从而构成一个隧穿二极管。浮空电极15与多晶硅栅10相连接，P+多晶硅则与源端电极11相连接。
实施例3：如图6所示的实例3，这个多晶硅二极管也可以是由平面栅的多晶硅构成。N+多晶硅19与P+多晶硅Ⅱ20共同构成一个隧穿二极管。P+掺杂区Ⅱ12则通过浮空电极15连接到N+多晶硅19，P+多晶硅Ⅱ20则与源端电极11相连。
上述实施例中，半导体材料包括但不限于硅、锗、砷化镓、碳化硅或氮化镓；绝缘层材料包括但不限于二氧化硅、氮化硅或钛酸锶钡。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
一种具有集成隧穿二极管的超结功率MOSFET专利购买费用说明
Q：办理专利转让的流程及所需资料
A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。
1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。
2：按规定缴纳著录项目变更手续费。
3：同时提交相关证明文件原件。
4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。
Q:专利著录项目变更费用如何缴交
A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式
Q：专利转让变更，多久能出结果
A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。
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