专利摘要

专利摘要

本发明公开了一种绝热逻辑电路，特点是包括逻辑赋值电路、能量恢复电路和第一NMOS管，能量恢复电路由第一PMOS管和第二PMOS管构成；优点是电路仅需要对单个模块的逻辑赋值电路输入逻辑信号，而且正相输出信号从第一PMOS管的栅极输出，反相输出信号从逻辑赋值电路的能量传输端输出，以上电路结构采用了单轨输入、双轨输出的信号传输方式，不但简化了电路设计，减少了晶管体数量，使本电路与其它单元电路的级联更容易；另外，由于逻辑赋值电路的能量传输端与第一NMOS管的栅极连接，第一NMOS管起到钳位的功能，一定程度上避免了输出节点悬空，改善了电路的输出性能，最终有效地降低了整体电路的功耗。

权利要求

1.一种绝热逻辑电路，其特征在于包括逻辑赋值电路、能量恢复电路和第一NMOS管，所述的能量恢复电路由第一PMOS管和第二PMOS管构成，所述的第一PMOS管的漏极分别与所述的第一PMOS管的衬底、所述的第二PMOS管的漏极、所述的第二PMOS管的衬底及外部功率时钟信号端连接，所述的第一PMOS管的栅极分别与所述的第二PMOS管的源极及所述的第一NMOS管的漏极连接，所述的第一PMOS管的源极分别与所述的第二PMOS管的栅极、所述的逻辑赋值电路的能量传输端及所述的第一NMOS管的栅极连接，所述的逻辑赋值电路的接地端分别与外部接地端及所述的第一NMOS管的源极连接。

2.根据权利要求1所述的一种绝热逻辑电路，其特征在于所述的逻辑赋值电路包括第二NMOS管，所述的第二NMOS管的漏极与所述的第一PMOS管的源极连接，所述的第二NMOS管的源极与外部接地端连接。

3.根据权利要求1所述的一种绝热逻辑电路，其特征在于所述的逻辑赋值电路包括第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五NMOS管的漏极分别与所述的第一PMOS管的源极及所述的第六NMOS管的漏极连接，所述的第五NMOS管的源极与所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极分别与所述的第八NMOS管的源极及外部接地端连接，所述的第六NMOS管的源极与所述的第八NMOS管的漏极连接。

4.根据权利要求1所述的一种绝热逻辑电路，其特征在于所述的逻辑赋值电路包括第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管，所述的第九NMOS管的漏极分别与所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极及所述的第一PMOS管的源极连接，所述的第九NMOS管的源极与所述的第十二NMOS管的漏极连接，所述的第九NMOS管的栅极与所述的第十一NMOS管的栅极连接，所述的第十二NMOS管的源极分别与外部接地端及所述的第十三NMOS管的源极连接，所述的第十NMOS管的源极分别与所述的第十一NMOS管的源极及所述的第十三NMOS管的漏极连接，所述的第十NMOS管的栅极与所述的第十二NMOS管的栅极连接。

5.使用权利要求4所述的绝热逻辑电路组成的一位全加器，其特征在于包括绝热逻辑电路和求和信号产生电路，所述的求和信号产生电路包括第三PMOS管、第四PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管和第二十二NMOS管，所述的第三PMOS管的漏极分别与所述的第三PMOS管的衬底、所述的第四PMOS管的漏极、所述的第四PMOS管的衬底及外部功率时钟信号端连接，所述的第三PMOS管的栅极分别与所述的第四PMOS管的源极及所述的第二十一NMOS管的漏极连接，所述的第三PMOS管的源极分别与所述的第四PMOS管的栅极、所述的第十四NMOS管的漏极、所述的第十五NMOS管的漏极及所述的第二十一NMOS管的栅极连接，所述的第十四NMOS管的源极分别与所述的第十七NMOS管的漏极及所述的第十八NMOS管的漏极连接，所述的第十七NMOS管的栅极与所述的第二十二NMOS管的栅极连接，所述的第十七NMOS管的源极分别与所述的第十六NMOS管的源极及所述的第十九NMOS管的漏极连接，所述的第十六NMOS管的栅极分别与所述的第十一NMOS管的栅极及所述的第十八NMOS管的栅极连接，所述的第十六NMOS管的漏极分别与所述的第十五NMOS管的源极及所述的第二十二NMOS管的漏极连接，所述的第十五NMOS管的栅极与所述的第十NMOS管的栅极连接，所述的第十八NMOS管的源极分别与所述的第二十二NMOS管的源极及所述的第二十NMOS管的漏极连接，所述的第十九NMOS管的源极分别与外部接地端、所述的第二十NMOS管的源极及所述的第二十一NMOS管的源极连接，所述的第十九NMOS管的栅极与所述的第十三NMOS管的栅极连接。

6.根据权利要求5所述的一位全加器，其特征在于所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第一NMOS管的沟道长度、所述的第九NMOS管的沟道长度、所述的第十NMOS管的沟道长度、所述的第十一NMOS管的沟道长度、所述的第十二NMOS管的沟道长度、所述的第十三NMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第四PMOS管的沟道长度、所述的第十四NMOS管的沟道长度、所述的第十五NMOS管的沟道长度、所述的第十六NMOS管的沟道长度、所述的第十七NMOS管的沟道长度、所述的第十八NMOS管的沟道长度、所述的第十九NMOS管的沟道长度、所述的第二十NMOS管的沟道长度、所述的第二十一NMOS管的沟道长度及所述的第二十二NMOS管的沟道长度均为标准工艺下最小沟道长度的1~1.2倍。

说明书

技术领域

本发明涉及一种绝热电路结构，尤其是一种绝热逻辑电路及一位全加器。

背景技术

如今集成电路技术设计工艺进入到纳米阶段，在芯片设计过程中，无论从芯片本身的成本和性能考虑，还是从电子信息产品的市场角度考虑，功耗大小已经成为衡量芯片性能的重要指标，因此低功耗设计成为目前芯片设计的热点和难点。

绝热电路又称为能量恢复电路，在最近一段时期被广泛运用在大规模集成电路设计中，是一种新型的低功耗电路设计技术。它的基本原理是采用交流电源对其供电，通过回收节点电容的电荷，多次重复利用电路里的能量，从而实现低功耗的效果，因此绝热电路对集成电路的能耗的降低作用较为明显。

传统绝热电路一般采用双轨输入双轨输出的信号传输结构。输入信号采用双轨结构使电路布局布线带来困难，而且采用双轨输入双轨输出的信号传输结构，需要对称的逻辑输入信号，因此晶体管的数量比较多，使得在设计中布局布线比较复杂；某些传统绝热逻辑电路的输出节点悬空，使得输出电平易因寄生电容的耦合作用受到电路中噪声的影响，造成电路无法正常工作；另外，有些传统绝热电路输出达不到全摆幅，如电荷有效恢复逻辑(Efficient Charge Recovery Logic，简称ECRL)电路，造成电路产生较多的能量损耗。

发明内容

本发明所要解决的技术问题是提供一种功耗较小且在电路设计中布局布线简单的绝热逻辑电路。

本发明解决上述技术问题所采用的技术方案为：一种绝热逻辑电路，其特征在于包括逻辑赋值电路、能量恢复电路和第一NMOS管，所述的能量恢复电路由第一PMOS管和第二PMOS管构成，所述的第一PMOS管的漏极分别与所述的第一PMOS管的衬底、所述的第二PMOS管的漏极、所述的第二PMOS管的衬底及外部功率时钟信号端连接，所述的第一PMOS管的栅极分别与所述的第二PMOS管的源极及所述的第一NMOS管的漏极连接，所述的第一PMOS管的源极分别与所述的第二PMOS管的栅极、所述的逻辑赋值电路的能量传输端及所述的第一NMOS管的栅极连接，所述的逻辑赋值电路的接地端分别与外部接地端及所述的第一NMOS管的源极连接。

所述的逻辑赋值电路包括第二NMOS管，所述的第二NMOS管的漏极与所述的第一PMOS管的源极连接，所述的第二NMOS管的源极与外部接地端连接。采用以上结构的绝热逻辑电路实现基本反相器电路的逻辑功能，而且，电路的输出性能更好，大大降低了功耗。

所述的逻辑赋值电路包括第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五NMOS管的漏极分别与所述的第一PMOS管的源极及所述的第六NMOS管的漏极连接，所述的第五NMOS管的源极与所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极分别与所述的第八NMOS管的源极及外部接地端连接，所述的第六NMOS管的源极与所述的第八NMOS管的漏极连接。采用以上逻辑赋值电路构成的绝热逻辑电路实现异或/同或门的逻辑功能。

所述的逻辑赋值电路包括第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管，所述的第九NMOS管的漏极分别与所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极及所述的第一PMOS管的源极连接，所述的第九NMOS管的源极与所述的第十二NMOS管的漏极连接，所述的第九NMOS管的栅极与所述的第十一NMOS管的栅极连接，所述的第十二NMOS管的源极分别与外部接地端及所述的第十三NMOS管的源极连接，所述的第十NMOS管的源极分别与所述的第十一NMOS管的源极及所述的第十三NMOS管的漏极连接，所述的第十NMOS管的栅极与所述的第十二NMOS管的栅极连接。采用以上逻辑赋值电路构成的绝热逻辑电路实现进位信号产生电路的逻辑功能，可用于组成一位全加器电路。

使用上述绝热逻辑电路组成的一位全加器，包括绝热逻辑电路和求和信号产生电路，所述的求和信号产生电路包括第三PMOS管、第四PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管和第二十二NMOS管，所述的第三PMOS管的漏极分别与所述的第三PMOS管的衬底、所述的第四PMOS管的漏极、所述的第四PMOS管的衬底及外部功率时钟信号端连接，所述的第三PMOS管的栅极分别与所述的第四PMOS管的源极及所述的第二十一NMOS管的漏极连接，所述的第三PMOS管的源极分别与所述的第四PMOS管的栅极、所述的第十四NMOS管的漏极、所述的第十五NMOS管的漏极及所述的第二十一NMOS管的栅极连接，所述的第十四NMOS管的源极分别与所述的第十七NMOS管的漏极及所述的第十八NMOS管的漏极连接，所述的第十七NMOS管的栅极与所述的第二十二NMOS管的栅极连接，所述的第十七NMOS管的源极分别与所述的第十六NMOS管的源极及所述的第十九NMOS管的漏极连接，所述的第十六NMOS管的栅极分别与所述的第十一NMOS管的栅极及所述的第十八NMOS管的栅极连接，所述的第十六NMOS管的漏极分别与所述的第十五NMOS管的源极及所述的第二十二NMOS管的漏极连接，所述的第十五NMOS管的栅极与所述的第十NMOS管的栅极连接，所述的第十八NMOS管的源极分别与所述的第二十二NMOS管的源极及所述的第二十NMOS管的漏极连接，所述的第十九NMOS管的源极分别与外部接地端、所述的第二十NMOS管的源极及所述的第二十一NMOS管的源极连接，所述的第十九NMOS管的栅极与所述的第十三NMOS管的栅极连接。经仿真实验比较证明，该一位全加器具有逻辑功能正确、功耗较低的优点。

所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第一NMOS管的沟道长度、所述的第九NMOS管的沟道长度、所述的第十NMOS管的沟道长度、所述的第十一NMOS管的沟道长度、所述的第十二NMOS管的沟道长度、所述的第十三NMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第四PMOS管的沟道长度、所述的第十四NMOS管的沟道长度、所述的第十五NMOS管的沟道长度、所述的第十六NMOS管的沟道长度、所述的第十七NMOS管的沟道长度、所述的第十八NMOS管的沟道长度、所述的第十九NMOS管的沟道长度、所述的第二十NMOS管的沟道长度、所述的第二十一NMOS管的沟道长度及所述的第二十二NMOS管的沟道长度均为标准工艺下最小沟道长度的1～1.2倍。

与现有技术相比，本发明的优点在于电路仅需要对单个模块的逻辑赋值电路输入逻辑信号，而且正相输出信号从第一PMOS管的栅极输出，反相输出信号从逻辑赋值电路的能量传输端输出，以上电路结构采用了单轨输入、双轨输出的信号传输方式，不但简化了电路设计，减少了晶管体数量，而且使本电路与其它单元电路的级联更容易；另外，由于逻辑赋值电路的能量传输端与第一NMOS管的栅极连接，第一NMOS管起到钳位的功能，一定程度上避免了输出节点悬空，改善了电路的输出性能，最终有效地降低了整体电路的功耗。

附图说明

图1为实施例一的电路结构示意图；

图2为传统的时钟绝热逻辑基本反相器的电路结构示意图；

图3为实施例二的电路结构示意图；

图4为实施例三的电路结构示意图；

图5为实施例四中求和信号产生电路的电路结构示意图；

图6为传统的时钟绝热逻辑基本一位全加器中进位信号产生电路的结构示意图；

图7为传统的时钟绝热逻辑基本一位全加器中求和信号产生电路的结构示意图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种绝热逻辑电路，包括逻辑赋值电路、能量恢复电路和第一NMOS管N1，能量恢复电路由第一PMOS管P1和第二PMOS管P2构成，第一PMOS管P1的漏极分别与第一PMOS管P1的衬底、第二PMOS管P2的漏极、第二PMOS管P2的衬底及外部功率时钟信号端CLK连接，第一PMOS管P1的栅极分别与第二PMOS管P2的源极及第一NMOS管N1的漏极连接，第一PMOS管P1的源极分别与第二PMOS管P2的栅极、逻辑赋值电路的能量传输端及第一NMOS管N1的栅极连接，逻辑赋值电路包括第二NMOS管N2，第二NMOS管N2的漏极与第一PMOS管P1的源极连接，第二NMOS管N2的源极分别与外部接地端及第一NMOS管N1的源极连接，采用以上结构的绝热逻辑电路实现基本反相器电路的逻辑功能，其中，第一PMOS管P1的源极为反相信号输出端 ，第二PMOS管P2的源极为信号输出端OUT，第二NMOS管N2的栅极为第一信号输入端X。

为了比较本发明所提出的绝热逻辑电路在SMIC 45nm标准工艺下相对于传统的时钟绝热逻辑基本反相器在一个工作周期内产生的功耗，使用电路仿真工具HSPICE在外部功率时钟信号端CLK输入的频率分别为50Mhz、100Mhz、150Mhz及200Mhz的条件下，对以上两种电路结构在一个工作周期内的功耗进行了仿真比较分析。

表1在SMIC 45nm标准工艺下实施例一的电路结构在一个工作周期内的功耗与传统的时钟绝热逻辑基本反相器在一个工作周期内的功耗比较

由表1可知，本发明的绝热逻辑电路在SMIC 45nm标准工艺下与传统的时钟绝热逻辑基本反相器相比，在50Mhz、100Mhz、150Mhz及200Mhz这四种外部功率时钟信号端CLK输入的频率下，在一个工作周期内的功耗分别降低了21.8％、18.0％、20.7％及21.8％。

由上述的比较数据可见，在不影响电路性能的前提下，由实施例一的绝热逻辑电路构成的反相器电路与传统的时钟绝热逻辑基本反相器相比，具有功耗较低的优点。

实施例二：如图3所示，其余部分与实施例一相同，其不同之处在于逻辑赋值电路包括第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8，第五NMOS管N5的漏极分别与第一PMOS管P1的源极及第六NMOS管N6的漏极连接，第五NMOS管N5的源极与第七NMOS管N7的漏极连接，第七NMOS管N7的源极分别与第八NMOS管N8的源极及外部接地端连接，第六NMOS管N6的源极与第八NMOS管N8的漏极连接，采用以上逻辑赋值电路构成的绝热逻辑电路实现异或/同或门的逻辑功能，其中，第五NMOS管N5的栅极为第一信号输入端X，第七NMOS管N7的栅极为第二信号反相输入端Yb，第六NMOS管N6的栅极为第一信号反相输入端Xb，第八NMOS管N8的栅极为第二信号输入端Y。

实施例三：如图4所示，其余部分与实施例一相同，其不同之处在于逻辑赋值电路包括第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12和第十三NMOS管N13，第九NMOS管N9的漏极分别与第十NMOS管N10的漏极、第十一NMOS管N11的漏极及第一PMOS管P1的源极连接，第九NMOS管N9的源极与第十二NMOS管N12的漏极连接，第九NMOS管N9的栅极与第十一NMOS管N11的栅极连接，第十二NMOS管N12的源极分别与外部接地端及第十三NMOS管N13的源极连接，第十NMOS管N10的源极分别与第十一NMOS管N11的源极及第十三NMOS管N13的漏极连接，第十NMOS管N10的栅极与第十二NMOS管N12的栅极连接，采用以上逻辑赋值电路构成的绝热逻辑电路实现进位信号产生电路的逻辑功能，其中，第一PMOS管P1的栅极为进位信号输出端C₀，第九NMOS管N9的栅极为第二信号输入端Y，第十NMOS管N10的栅极为第一信号输入端X，第十三NMOS管N13的栅极为第三信号输入端C_i。

实施例四：如图5所示，使用实施例三的绝热逻辑电路组成的一位全加器，包括绝热逻辑电路和求和信号产生电路，求和信号产生电路包括第三PMOS管P3、第四PMOS管P4、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21和第二十二NMOS管N22，第三PMOS管P3的漏极分别与第三PMOS管P3的衬底、第四PMOS管P4的漏极、第四PMOS管P4的衬底及外部功率时钟信号端CLK连接，第三PMOS管P3的栅极分别与第四PMOS管P4的源极及第二十一NMOS管N21的漏极连接，第三PMOS管P3的源极分别与第四PMOS管P4的栅极、第十四NMOS管N14的漏极、第十五NMOS管N15的漏极及第二十一NMOS管N21的栅极连接，第十四NMOS管N14的源极分别与第十七NMOS管N17的漏极及第十八NMOS管N18的漏极连接，第十七NMOS管N17的栅极与第二十二NMOS管N22的栅极连接，第十七NMOS管N17的源极分别与第十六NMOS管N16的源极及第十九NMOS管N19的漏极连接，第十六NMOS管N16的栅极分别与第十一NMOS管N11的栅极及第十八NMOS管N18的栅极连接，第十六NMOS管N16的漏极分别与第十五NMOS管N15的源极及第二十二NMOS管N22的漏极连接，第十五NMOS管N15的栅极与第十NMOS管N10的栅极连接，第十八NMOS管N18的源极分别与第二十二NMOS管N22的源极及第二十NMOS管N20的漏极连接，第十九NMOS管N19的源极分别与外部接地端、第二十NMOS管N20的源极及第二十一NMOS管N21的源极连接，第十九NMOS管N19的栅极与第十三NMOS管N13的栅极连接，其中，第十四NMOS管N14的栅极为第一信号反相输入端Xb，第十五NMOS管N15的栅极为第一信号输入端X，第十七NMOS管N17的栅极为第二信号反相输入端Yb，第十八NMOS管N18的栅极为第二信号输入端Y，第十九NMOS管N19的栅极为第三信号输入端C_i，第二十NMOS管N20的栅极为第三信号反相输入端C_ib，第四PMOS管P4的源极为一位全加器的求和信号输出端S。

第一PMOS管P1的沟道长度、第二PMOS管P2的沟道长度、第一NMOS管N1的沟道长度、第九NMOS管N9的沟道长度、第十NMOS管N10的沟道长度、第十一NMOS管N11的沟道长度、第十二NMOS管N12的沟道长度、第十三NMOS管N13的沟道长度、第三PMOS管P3的沟道长度、第四PMOS管P4的沟道长度、第十四NMOS管N14的沟道长度、第十五NMOS管N15的沟道长度、第十六NMOS管N16的沟道长度、第十七NMOS管N17的沟道长度、第十八NMOS管N18的沟道长度、第十九NMOS管N19的沟道长度、第二十NMOS管N20的沟道长度、第二十一NMOS管N21的沟道长度及第二十二NMOS管N22的沟道长度在SMIC 45nm标准工艺下均为45nm。

为了比较本发明所提出的一位全加器在SMIC 45nm标准工艺下相对于传统的时钟绝热逻辑基本一位全加器在一个工作周期内产生的功耗，使用电路仿真工具HSPICE在外部功率时钟信号端CLK输入的频率分别为50Mhz、100Mhz、150Mhz及200Mhz的条件下，对以上两种电路结构在一个工作周期内的功耗进行了仿真比较分析。

表2在SMIC 45nm标准工艺下实施例四的一位全加器在一个工作周期内的功耗与传统时钟绝热逻辑基本一位全加器在一个工作周期内的功耗比较

由表2可知，本发明的一位全加器在SMIC 45nm标准工艺下与传统时钟绝热逻辑基本一位全加器相比，在50Mhz、100Mhz、150Mhz及200Mhz这四种外部功率时钟信号端CLK输入的频率下，在一个工作周期内的功耗分别降低了35.2％、22.0％、22.0％及26.1％。

由上述的比较数据可见，在不影响电路性能的前提下，实施例四的一位全加器与传统的时钟绝热逻辑基本一位全加器相比，具有功耗较低的优点。

实施例五：其余部分与实施例四相同，其不同之处在于第一PMOS管P1的沟道长度、第二PMOS管P2的沟道长度、第一NMOS管N1的沟道长度、第九NMOS管N9的沟道长度、第十NMOS管N10的沟道长度、第十一NMOS管N11的沟道长度、第十二NMOS管N12的沟道长度、第十三NMOS管N13的沟道长度、第三PMOS管P3的沟道长度、第四PMOS管P4的沟道长度、第十四NMOS管N14的沟道长度、第十五NMOS管N15的沟道长度、第十六NMOS管N16的沟道长度、第十七NMOS管N17的沟道长度、第十八NMOS管N18的沟道长度、第十九NMOS管N19的沟道长度、第二十NMOS管N20的沟道长度、第二十一NMOS管N21的沟道长度及第二十二NMOS管N22的沟道长度在SMIC130nm标准工艺下均为133nm。

为了比较本发明所提出的一位全加器在SMIC 130nm标准工艺下相对于传统的时钟绝热逻辑基本一位全加器在一个工作周期内产生的功耗，使用电路仿真工具HSPICE在外部功率时钟信号端CLK输入的频率分别为50Mhz、100Mhz、150Mhz及200Mhz的条件下，对以上两种电路结构在一个工作周期内的功耗进行了仿真比较分析。

表3在SMIC 130nm标准工艺下实施例五的一位全加器在一个工作周期内的功耗与传统时钟绝热逻辑基本一位全加器在一个工作周期内的功耗比较

由表3可知，本发明的一位全加器在SMIC 130nm标准工艺下与传统时钟绝热逻辑基本一位全加器相比，在50Mhz、100Mhz、150Mhz及200Mhz这四种外部功率时钟信号端CLK输入的频率下，在一个工作周期内的功耗分别降低了23.5％、22.1％、20.9％及13.6％。

由上述的比较数据可见，在不影响电路性能的前提下，实施例五的一位全加器与传统的时钟绝热逻辑基本一位全加器相比，具有功耗较低的优点。

在对实施例四和实施例五的电路仿真前，为了提高电路的驱动能力，在一位全加器电路的前后可以分别施加一个缓冲器，以提高电路的驱动能力，减少传输及负载对信号源的影响，这样电路在低电压条件下也可以正常工作，且不会引起逻辑混乱。

以上实施例中，电路仅需要对单个模块的逻辑赋值电路输入逻辑信号，而且正相输出信号从第一PMOS管的栅极输出，反相输出信号从逻辑赋值电路的能量传输端输出，该种电路结构为单轨输入双轨输出绝热逻辑(Single-Rail Input Adiabatic Logic with Dual-Rail Outputs，即SRIALDRO)的信号传输方式。

绝热逻辑电路及一位全加器专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。