专利摘要

专利摘要

本发明公开了一种单轨输入双轨输出绝热逻辑电路及一位全加器，单轨输入双轨输出绝热逻辑电路中外部功率时钟信号和外部反相功率时钟信号为两相无交叉功率时钟信号，同时起到时钟和电源作用，两相无交叉时钟信号相互控制单轨输入双轨输出绝热逻辑电路的运行；通过赋值模块实现单轨输入赋值，通过两个NMOS管来避免输出悬空，一位全加器中使用单轨输入双轨输出绝热逻辑电路；优点是输出可以达到全摆幅，无非绝热能量损耗，能量利用率高，具有明显的低功耗特性。

权利要求

1.一种单轨输入双轨输出绝热逻辑电路，其特征在于包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和赋值模块；

所述的第一PMOS管的漏极、所述的第一PMOS管的衬底、所述的第二PMOS管的漏极、所述的第二PMOS管的衬底、所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号；所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号；

所述的赋值模块具有至少一个输入端、输出端和接地端；所述的赋值模块的输入端为所述的单轨输入双轨输出绝热逻辑电路的信号输入端；所述的第一PMOS管的栅极、所述的第二PMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的信号输出端；所述的第一PMOS管的源极、所述的第二PMOS管的栅极、所述的第一NMOS管的源极、所述的第三NMOS管的栅极和所述的赋值模块的输出端连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的反相信号输出端；所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的源极和所述的第三NMOS管的衬底均接地。

2.根据权利要求1所述的一种单轨输入双轨输出绝热逻辑电路，其特征在于所述的赋值模块具有一个输入端，所述的赋值模块包括第四NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的输入端，所述的第四NMOS管的漏极为所述的赋值模块的输出端，所述的第四NMOS管的源极为所述的赋值模块的接地端，所述的赋值模块的接地端和所述的第四NMOS管的衬底均接地。

3.根据权利要求1所述的一种单轨输入双轨输出绝热逻辑电路，其特征在于所述的赋值模块具有两个输入端，分别为第一输入端和第二输入端，所述的赋值模块包括第四NMOS管和第五NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的第一输入端，所述的第五NMOS管的栅极为所述的赋值模块的第二输入端，所述的第四NMOS管的漏极为所述的赋值模块的输出端，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极为所述的赋值模块的接地端，所述的赋值 模块的接地端、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底均接地。

4.根据权利要求1所述的一种单轨输入双轨输出绝热逻辑电路，其特征在于所述的赋值模块具有两个输入端，分别为第一输入端和第二输入端，所述的赋值模块包括第四NMOS管和第五NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的第一输入端，所述的第五NMOS管的栅极为所述的赋值模块的第二输入端，所述的第四NMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为所述的赋值模块的输出端，所述的第四NMOS管的源极和所述的第五NMOS管的源极连接且其连接端为所述的赋值模块的接地端，所述的赋值模块的接地端、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底均接地。

5.根据权利要求1所述的一种单轨输入双轨输出绝热逻辑电路，其特征在于所述的赋值模块具有四个输入端，分别为第一输入端、第一反相输入端、第二输入端和第二反相输入端；所述的赋值模块包括第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的第一输入端，所述的第六NMOS管的栅极为所述的赋值模块的第一反相输入端，所述的第五NMOS管的栅极为所述的赋值模块的第二反相输入端，所述的第七NMOS管的栅极为所述的赋值模块的第二输入端，所述的第四NMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的赋值模块的输出端，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第五NMOS管的源极和所述的第七NMOS管的源极连接且其连接端为所述的赋值模块的接地端，所述的赋值模块的接地端、所述的第四NMOS管的衬底、所述的第五NMOS管的衬底、所述的第六NMOS管的衬底和所述的第七NMOS管的衬底均接地。

6.一种使用权利要求1所述的单轨输入双轨输出绝热逻辑电路的一位全加器，其特征在于包括进位信号产生电路和求和信号产生电路；所述的进位信号产生电路包括第一单轨输入双轨输出绝热逻辑电路、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；所述的求和信号产生电路包括第二单轨输入双轨输出绝热逻辑电路、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管；

所述的第一单轨输入双轨输出绝热逻辑电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一赋值模块；所述的第一PMOS 管的漏极、所述的第一PMOS管的衬底、所述的第二PMOS管的漏极、所述的第二PMOS管的衬底、所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号；所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号；所述的第一赋值模块具有输入端、输出端和接地端；所述的第一赋值模块的输入端为所述的第一单轨输入双轨输出绝热逻辑电路的信号输入端；所述的第一PMOS管的栅极、所述的第二PMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的信号输出端；所述的第一PMOS管的源极、所述的第二PMOS管的栅极、所述的第一NMOS管的源极、所述的第三NMOS管的栅极和所述的第一赋值模块的输出端连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的反相信号输出端；所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的源极和所述的第三NMOS管的衬底均接地；

所述的第二单轨输入双轨输出绝热逻辑电路包括第三PMOS管、第四PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第二赋值模块；所述的第三PMOS管的漏极、所述的第三PMOS管的衬底、所述的第四PMOS管的漏极、所述的第四PMOS管的衬底、所述的第九NMOS管的漏极和所述的第十NMOS管的漏极连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号；所述的第九NMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号；所述的第二赋值模块具有输入端、输出端和接地端；所述的第二赋值模块的输入端为所述的第二单轨输入双轨输出绝热逻辑电路的信号输入端；所述的第三PMOS管的栅极、所述的第四PMOS管的源极、所述的第十NMOS管的源极和所述的第十一NMOS管的漏极连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的信号输出端；所述的第三PMOS管的源极、所述的第四PMOS管的栅极、所述的第九NMOS管的源极、所述的第十一NMOS管的栅极和所述的第二赋值模块的输出端连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的反相信号输出端；所述的第九NMOS管的衬底、所述的第十NMOS管的衬底、所述的第十一NMOS管的 源极和所述的第十一NMOS管的衬底均接地；

所述的第一赋值模块的接地端、所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第五NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第六NMOS管的源极和所述的第七NMOS管的源极连接且其连接端接地；所述的第十二NMOS管的漏极和所述的第二单轨输入双轨输出绝热逻辑电路的反相信号输出端连接；所述的第十二NMOS管的源极、所述的第十三NMOS管的漏极和所述的第十六NMOS管的漏极连接；所述的第十四NMOS管的漏极、所述的第十五NMOS管的漏极和所述的第二赋值模块的接地端连接，所述的第十四NMOS管的源极、所述的第十三NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十五NMOS管的源极、所述的第十六NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十七NMOS管的源极和所述的第十八NMOS管的源极均接地；

所述的第四NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的一位全加器的第一加数信号输入端；所述的第五NMOS管的栅极、所述的第一单轨输入双轨输出绝热逻辑电路的信号输入端、所述的第十三NMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的一位全加器的第二加数信号输入端；所述的第二单轨输入双轨输出绝热逻辑电路的信号输入端为所述的一位全加器的第一反相加数信号输入端；所述的第十四NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的一位全加器的第二反相加数信号输入端；所述的第四NMOS管的漏极和所述的第五NMOS管的漏极与所述的第一单轨输入双轨输出绝热逻辑电路的反相信号输出端连接；所述的第二单轨输入双轨输出绝热逻辑电路的信号输出端为所述的一位全加器的求和信号输出端；所述的第一单轨输入双轨输出绝热逻辑电路的信号输出端为所述的一位全加器的高位进位信号输出端；所述的第六NMOS管的栅极和所述的第十七NMOS管的栅极连接且其连接端为所述的一位全加器的低位进位信号输入端；所述的第十八NMOS管的栅极为所述的一位全加器的反相低位进位信号输入端。

7.根据权利要求6所述的一种一位全加器，其特征在于所述的第一赋值模块包括第八NMOS管，所述的第八NMOS管的栅极为所述的第一赋值模块的输入端，所述的第八NMOS管的漏极为所述的第一赋值模块的输出端，所述的第八NMOS管的源极为所述的第一赋值模块的接地端；所述的第二赋值模块包括第十九NMOS管，所述的第十 九NMOS管的栅极为所述的第二赋值模块的输入端，所述的第十九NMOS管的漏极为所述的第二赋值模块的输出端，所述的第十九NMOS管的源极为所述的第二赋值模块的接地端。

8.根据权利要求7所述的一种一位全加器，其特征在于所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度和所述的第四PMOS管的沟道长度均为PMOS管标准工艺下最小沟道长度的1～1.2倍；

所述的第一NMOS管的沟道长度、所述的第二NMOS管的沟道长度、所述的第三NMOS管的沟道长度、所述的第四NMOS管的沟道长度、所述的第五NMOS管的沟道长度、所述的第六NMOS管的沟道长度、所述的第七NMOS管的沟道长度、所述的第八NMOS管的沟道长度、第九NMOS管的沟道长度、所述的第十NMOS管的沟道长度、所述的第十一NMOS管的沟道长度、所述的第十二NMOS管的沟道长度、所述的第十三NMOS管的沟道长度、所述的第十四NMOS管的沟道长度、所述的第十五NMOS管的沟道长度、所述的第十六NMOS管的沟道长度、所述的第十七NMOS管的沟道长度、所述的第十八NMOS管的沟道长度和所述的第十九NMOS管的沟道长度均为NMOS管标准工艺下最小沟道长度的1～1.2倍。

说明书

技术领域

本发明涉及一种绝热逻辑电路，尤其是涉及一种单轨输入双轨输出绝热逻辑电路及一位全加器。

背景技术

近年来，随着便携式移动终端的兴起，移动终端在带给人方便的同时，也使我们的生活更加丰富多彩，移动端的便捷与高效使得它十分受大众欢迎。但与此同时，另外一个问题随之产生，我们都知道，移动端是靠电池供电的，但现在大多移动端的供电时间只有一两天，因此延长产品的待机时间就成了我们很关心的问题，于是低功耗问题便成为当代社会的一个研究焦点。传统的CMOS电路在低功耗、高性能、大密度的方向上发展了将近30年，但其由于工艺尺寸不断缩小，电源电压不断降低，导致晶体管的阈值电压也不断减小，但阈值电压减小的同时导致晶体管的漏电流呈指数增加，进而导致电路的漏功耗不断增大，因此新的绝热逻辑电路成为现代社会新的研究方向。

全加器作为电子系统的一种基本单元，被广泛运用在大规模的集成电路设计中。如在性能要求比较高的微处理器以及单片机系统中，全加器功耗的大小对整个系统性能的影响特别重要。现有的全加器主要采用传统的CMOS工艺，而传统CMOS电路采用直流电源供电，电路的能量全部转换为热能散发出去，产生不可逆转的形式变换，功耗较大。

绝热逻辑电路可以降低电路功耗，在低功耗电路研究领域得到了广泛的关注，利用绝热逻辑电路来设计低功耗的全加器已取得了初步成效。传统的绝热逻辑电路为双轨输入双轨输出绝热逻辑电路，比如ECRL、CAL、2N-2N2P等电路均采用双轨输入双轨输出的对称逻辑赋值方式，双轨输入双轨输出绝热逻辑电路需要的晶体管数目比较多，给实际的版图设计增加了难度。单轨输入双轨输出绝热逻辑电路(简称SRIALDRO)是对双轨输入双轨输出绝热逻辑电路进行改进后的一种绝热逻辑电路。现有的单轨输入双轨输出绝热逻辑电路如图1所示，该单轨输入双轨输出绝热逻辑电路中一部分采用交叉耦合结构，导致其在功率时钟信号CLK的电压低于PMOS管的阈值电压时候，一部分能量无法回收至CLK，而是以热能的形式扩散出去，该单轨输入双轨输出绝热逻辑电路存在非绝热能量损耗，由此导致其输出也无法达到全摆幅,能量利用率不高。

鉴此，设计一种功耗较低的单轨输入双轨输出绝热逻辑电路及一位全加器具有重要意义。

发明内容

本发明所要解决的技术问题之一是提供一种功耗较低的单轨输入双轨输出绝热逻辑电路。该单轨输入双轨输出绝热逻辑电路不存在非绝热能量损耗，输出可以达到全摆幅,能量利用率高，具有明显的低功耗特性。

本发明解决上述技术问题之一所采用的技术方案为：一种单轨输入双轨输出绝热逻辑电路，其特征在于包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和赋值模块；

所述的第一PMOS管的漏极、所述的第一PMOS管的衬底、所述的第二PMOS管的漏极、所述的第二PMOS管的衬底、所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号；所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号；

所述的赋值模块具有至少一个输入端、输出端和接地端；所述的赋值模块的输入端为所述的单轨输入双轨输出绝热逻辑电路的信号输入端；所述的第一PMOS管的栅极、所述的第二PMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的信号输出端；所述的第一PMOS管的源极、所述的第二PMOS管的栅极、所述的第一NMOS管的源极、所述的第三NMOS管的栅极和所述的赋值模块的输出端连接且其连接端为所述的单轨输入双轨输出绝热逻辑电路的反相信号输出端；所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的源极和所述的第三NMOS管的衬底均接地。

所述的赋值模块具有一个输入端，所述的赋值模块包括第四NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的输入端，所述的第四NMOS管的漏极为所述的赋值模块的输出端，所述的第四NMOS管的源极为所述的赋值模块的接地端，所述的赋值模块的接地端和所述的第四NMOS管的衬底均接地。

所述的赋值模块具有两个输入端，分别为第一输入端和第二输入端，所述的赋值模块包括第四NMOS管和第五NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的第一输入端，所述的第五NMOS管的栅极为所述的赋值模块的第二输入端，所述的第四NMOS管的漏极为所述的赋值模块的输出端，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极为所述的赋值模块的接地端，所述的赋值模块的接地端、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底均接地。

所述的赋值模块具有两个输入端，分别为第一输入端和第二输入端，所述的赋值模块包括第四NMOS管和第五NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的第一输入端，所述的第五NMOS管的栅极为所述的赋值模块的第二输入端，所述的第四NMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为所述的赋值模块的输出端，所述的第四NMOS管的源极和所述的第五NMOS管的源极连接且其连接端为所述的赋值模块的接地端，所述的赋值模块的接地端、所述的第四NMOS管的衬底和所述的第五NMOS管的衬底均接地。

所述的赋值模块具有四个输入端，分别为第一输入端、第一反相输入端、第二输入端和第二反相输入端；所述的赋值模块包括第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述的第四NMOS管的栅极为所述的赋值模块的第一输入端，所述的第六NMOS管的栅极为所述的赋值模块的第一反相输入端，所述的第五NMOS管的栅极为所述的赋值模块的第二反相输入端，所述的第七NMOS管的栅极为所述的赋值模块的第二输入端，所述的第四NMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的赋值模块的输出端，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第五NMOS管的源极和所述的第七NMOS管的源极连接且其连接端为所述的赋值模块的接地端，所述的赋值模块的接地端、所述的第四NMOS管的衬底、所述的第五NMOS管的衬底、所述的第六NMOS管的衬底和所述的第七NMOS管的衬底均接地。

与现有技术相比，本发明的单轨输入双轨输出绝热逻辑电路优点在于外部功率时钟信号和外部反相功率时钟信号为两相无交叉功率时钟信号，同时起到时钟和电源作用，两相无交叉时钟信号相互控制单轨输入双轨输出绝热逻辑电路的运行；通过赋值模块实现单轨输入赋值，第一NMOS管的漏极接入外部功率时钟信号、第一NMOS管的栅极接入外部反相功率时钟信号，第一NMOS管的源极位于单轨输入双轨输出绝热逻辑电路的反相输出端，第二NMOS管的漏极接入外部功率时钟信号、第二NMOS管的栅极接入外部反相功率时钟信号，第二NMOS管的源极位于单轨输入双轨输出绝热逻辑电路的输出端，由此避免单轨输入双轨输出绝热逻辑电路的输出悬空，使其输出可以达到全摆幅，无非绝热能量损耗，能量利用率高，具有明显的低功耗特性；本发明的单轨输入双轨输出绝热逻辑电路构建的反相器在SMIC 45nm标准工艺下与传统SRIALDRO反相器、ECEL反相器及静态CMOS反相器电路相比，功耗比STATIC反相器电路功耗平均下降了大约63％，比ECRL反相器电路功耗平均下降了大约46％，比传统SRIALDRO反相器电路功耗平均下降了大约24％。

本发明所要解决的技术问题之二是提供一种功耗较低的一位全加器。该一位全加器包括单轨输入双轨输出绝热逻辑电路，单轨输入双轨输出绝热逻辑电路不存在非绝热能量损耗，输出可以达到全摆幅,能量利用率高，该一位全加器具有明显的低功耗特性。

本发明解决上述技术问题之二所采用的技术方案为：一种一位全加器，包括进位信号产生电路和求和信号产生电路；所述的进位信号产生电路包括第一单轨输入双轨输出绝热逻辑电路、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；所述的求和信号产生电路包括第二单轨输入双轨输出绝热逻辑电路、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管；

所述的第一单轨输入双轨输出绝热逻辑电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一赋值模块；所述的第一PMOS管的漏极、所述的第一PMOS管的衬底、所述的第二PMOS管的漏极、所述的第二PMOS管的衬底、所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号；所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号；所述的第一赋值模块具有输入端、输出端和接地端；所述的第一赋值模块的输入端为所述的第一单轨输入双轨输出绝热逻辑电路的信号输入端；所述的第一PMOS管的栅极、所述的第二PMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的信号输出端；所述的第一PMOS管的源极、所述的第二PMOS管的栅极、所述的第一NMOS管的源极、所述的第三NMOS管的栅极和所述的第一赋值模块的输出端连接且其连接端为所述的第一单轨输入双轨输出绝热逻辑电路的反相信号输出端；所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的源极和所述的第三NMOS管的衬底均接地；

所述的第二单轨输入双轨输出绝热逻辑电路包括第三PMOS管、第四PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第二赋值模块；所述的第三PMOS管的漏极、所述的第三PMOS管的衬底、所述的第四PMOS管的漏极、所述的第四PMOS管的衬底、所述的第九NMOS管的漏极和所述的第十NMOS管的漏极连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号；所述的第九NMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号；所述的第二赋值模块具有输入端、输出端和接地端；所述的第二赋值模块的输入端为所述的第二单轨输入双轨输出绝热逻辑电路的信号输入端；所述的第三PMOS管的栅极、所述的第四PMOS管的源极、所述的第十NMOS管的源极和所述的第十一NMOS管的漏极连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的信号输出端；所述的第三PMOS管的源极、所述的第四PMOS管的栅极、所述的第九NMOS管的源极、所述的第十一NMOS管的栅极和所述的第二赋值模块的输出端连接且其连接端为所述的第二单轨输入双轨输出绝热逻辑电路的反相信号输出端；所述的第九NMOS管的衬底、所述的第十NMOS管的衬底、所述的第十一NMOS管的源极和所述的第十一NMOS管的衬底均接地；

所述的第一赋值模块的接地端、所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第五NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第六NMOS管的源极和所述的第七NMOS管的源极连接且其连接端接地；所述的第十二NMOS管的漏极和所述的第二单轨输入双轨输出绝热逻辑电路的反相信号输出端连接；所述的第十二NMOS管的源极、所述的第十三NMOS管的漏极和所述的第十六NMOS管的漏极连接；所述的第十四NMOS管的漏极、所述的第十五NMOS管的漏极和所述的第二赋值模块的接地端连接，所述的第十四NMOS管的源极、所述的第十三NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十五NMOS管的源极、所述的第十六NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十七NMOS管的源极和所述的第十八NMOS管的源极均接地；

所述的第四NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的一位全加器的第一加数信号输入端；所述的第五NMOS管的栅极、所述的第一单轨输入双轨输出绝热逻辑电路的信号输入端、所述的第十三NMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的一位全加器的第二加数信号输入端；所述的第二单轨输入双轨输出绝热逻辑电路的信号输入端为所述的一位全加器的第一反相加数信号输入端；所述的第十四NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的一位全加器的第二反相加数信号输入端；所述的第四NMOS管的漏极和所述的第五NMOS管的漏极与所述的第一单轨输入双轨输出绝热逻辑电路的反相信号输出端连接；所述的第二单轨输入双轨输出绝热逻辑电路的信号输出端为所述的一位全加器的求和信号输出端；所述的第一单轨输入双轨输出绝热逻辑电路的信号输出端为所述的一位全加器的高位进位信号输出端；所述的第六NMOS管的栅极和所述的第十七NMOS管的栅极连接且其连接端为所述的一位全加器的低位进位信号输入端；所述的第十八NMOS管的栅极为所述的一位全加器的反相低位进位信号输入端。

所述的第一赋值模块包括第八NMOS管，所述的第八NMOS管的栅极为所述的第一赋值模块的输入端，所述的第八NMOS管的漏极为所述的第一赋值模块的输出端，所述的第八NMOS管的源极为所述的第一赋值模块的接地端；所述的第二赋值模块包括第十九NMOS管，所述的第十九NMOS管的栅极为所述的第二赋值模块的输入端，所述的第十九NMOS管的漏极为所述的第二赋值模块的输出端，所述的第十九NMOS管的源极为所述的第二赋值模块的接地端。

所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度和所述的第四PMOS管的沟道长度均为标准工艺下PMOS管最小沟道长度的1～1.2倍；

所述的第一NMOS管的沟道长度、所述的第二NMOS管的沟道长度、所述的第三NMOS管的沟道长度、所述的第四NMOS管的沟道长度、所述的第五NMOS管的沟道长度、所述的第六NMOS管的沟道长度、所述的第七NMOS管的沟道长度、所述的第八NMOS管的沟道长度、第九NMOS管的沟道长度、所述的第十NMOS管的沟道长度、所述的第十一NMOS管的沟道长度、所述的第十二NMOS管的沟道长度、所述的第十三NMOS管的沟道长度、所述的第十四NMOS管的沟道长度、所述的第十五NMOS管的沟道长度、所述的第十六NMOS管的沟道长度、所述的第十七NMOS管的沟道长度、所述的第十八NMOS管的沟道长度和所述的第十九NMOS管的沟道长度均为标准工艺下NMOS管最小沟道长度的1～1.2倍。

与现有技术相比，本发明的一位全加器的优点在于进位信号产生电路中设置有第一单轨输入双轨输出绝热逻辑电路，求和信号产生电路中设置有第二单轨输入双轨输出绝热逻辑电路，第一单轨输入双轨输出绝热逻辑电路和第二单轨输入双轨输出绝热逻辑电路中外部功率时钟信号和外部反相功率时钟信号为两相无交叉功率时钟信号，同时起到时钟和电源作用，两相无交叉时钟信号相互控制第一单轨输入双轨输出绝热逻辑电路和第二单轨输入双轨输出绝热逻辑电路的运行；第一单轨输入双轨输出绝热逻辑电路中第一NMOS管的漏极接入外部功率时钟信号、第一NMOS管的栅极接入外部反相功率时钟信号，第一NMOS管的源极位于单轨输入双轨输出绝热逻辑电路的反相输出端，第二NMOS管的漏极接入外部功率时钟信号、第二NMOS管的栅极接入外部反相功率时钟信号，第二NMOS管的源极位于第一单轨输入双轨输出绝热逻辑电路的输出端，由此避免第一单轨输入双轨输出绝热逻辑电路的输出悬空，使其输出可以达到全摆幅，无非绝热能量损耗，能量利用率高，第二单轨输入双轨输出绝热逻辑电路中第九NMOS管的漏极接入外部功率时钟信号、第九NMOS管的栅极接入外部反相功率时钟信号，第九NMOS管的源极位于第二单轨输入双轨输出绝热逻辑电路的反相输出端，第十NMOS管的漏极接入外部功率时钟信号、第十NMOS管的栅极接入外部反相功率时钟信号，第十NMOS管的源极位于第二单轨输入双轨输出绝热逻辑电路的输出端，由此避免第二单轨输入双轨输出绝热逻辑电路的输出悬空，使其输出可以达到全摆幅，无非绝热能量损耗，能量利用率高，本发明的一位全加器具有明显的低功耗特性，在SMIC45nm标准工艺下与基于传统SRIALDRO的一位全加器、ECEL一位全加器及静态CMOS一位全加器电路相比，功耗比静态CMOS一位全加器电路功耗平均下降了大约65％，比ECRL一位全加器电路功耗平均下降了大约40％，比传统SRIALDRO一位全加器电路功耗平均下降了大约18％。

附图说明

图1为传统的单轨输入双轨输出绝热逻辑电路的电路图；

图2为本发明的单轨输入双轨输出绝热逻辑电路的实施例一的电路图；

图3为本发明的单轨输入双轨输出绝热逻辑电路的实施例一的仿真图；

图4为图2所示电路与现有的三种反相器的功耗对比图；

图5为本发明的单轨输入双轨输出绝热逻辑电路的实施例二的电路图；

图6为本发明的单轨输入双轨输出绝热逻辑电路的实施例三的电路图；

图7为本发明的单轨输入双轨输出绝热逻辑电路的实施例四的电路图；

图8(a)为本发明的一位全加器的进位信号产生电路的电路图；

图8(b)为本发明的一位全加器的求和信号产生电路的电路图；

图8(c)为本发明的一位全加器的符号图；

图9为本发明的一位全加器的仿真图；

图10(a)为基于传统SRIALDRO的一位全加器的进位信号产生电路；

图10(b)为基于传统SRIALDRO的一位全加器的求和信号产生电路；

图11(a)为基于ECRL绝热逻辑全加器的进位信号产生电路；

图11(b)为基于ECRL绝热逻辑全加器的求和信号产生电路；

图12为基于静态互补CMOS结构的一位全加器电路结构示意图；

图13为本发明的一位全加器与现有的三种一位全加器的功耗对比图。

具体实施方式

以下结合附图实施例对本发明的单轨输入双轨输出绝热逻辑电路作进一步详细描述。

实施例一：如图2所示，一种单轨输入双轨输出绝热逻辑电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和赋值模块；第一PMOS管P1的漏极、第一PMOS管P1的衬底、第二PMOS管P2的漏极、第二PMOS管P2的衬底、第一NMOS管N1的漏极和第二NMOS管N2的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号CLK；第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号CLKb；功率时钟信号CLK和反相功率时钟信号CLKb的区别仅在于两者的相位相差180度；赋值模块具有至少一个输入端、输出端和接地端；赋值模块的输入端为单轨输入双轨输出绝热逻辑电路的信号输入端；第一PMOS管P1的栅极、第二PMOS管P2的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的信号输出端；第一PMOS管P1的源极、第二PMOS管P2的栅极、第一NMOS管N1的源极、第三NMOS管N3的栅极和赋值模块的输出端连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相信号输出端；第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的源极和第三NMOS管N3的衬底均接地。

本实施例中，赋值模块具有一个输入端，赋值模块包括第四NMOS管N4，第四NMOS管N4的栅极为赋值模块的输入端，第四NMOS管N4的漏极为赋值模块的输出端，第四NMOS管N4的源极为赋值模块的接地端，赋值模块的接地端和第四NMOS管N4的衬底均接地。

本实施例的单轨输入双轨输出绝热逻辑电路为反相器或者缓冲器，其仿真图如图3所示，分析图3可知，该反相器或者缓冲器具有正确的逻辑。

采用Hspice仿真工具，在SMIC 45nm标准工艺下，分别对本实施例的反相器、传统SRIALDRO反相器、ECEL反相器及静态CMOS反相器电路在一个时钟周期内所产生的功耗进行仿真，上述四种反相器在一个工作周期内不同频率下的功耗对比图如图4所示。分析图4可知，本实施例的反相器在SMIC 45nm标准工艺下与传统SRIALDRO反相器、ECEL反相器及静态CMOS反相器电路相比，功耗比STATIC反相器电路功耗平均下降了大约63％，比ECRL反相器电路功耗平均下降了大约46％，比传统SRIALDRO反相器电路功耗平均下降了大约24％。由上述的比较数据可见，在不影响电路性能的前提下，实施例一的单轨输入双轨输出绝热逻辑电路构成的反相器电路具有明显的低功耗特点。

实施例二：如图5所示，一种单轨输入双轨输出绝热逻辑电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和赋值模块；第一PMOS管P1的漏极、第一PMOS管P1的衬底、第二PMOS管P2的漏极、第二PMOS管P2的衬底、第一NMOS管N1的漏极和第二NMOS管N2的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号CLK；第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号CLKb；功率时钟信号CLK和反相功率时钟信号CLKb的区别仅在于两者的相位相差180度；赋值模块具有至少一个输入端、输出端和接地端；赋值模块的输入端为单轨输入双轨输出绝热逻辑电路的信号输入端；第一PMOS管P1的栅极、第二PMOS管P2的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的信号输出端；第一PMOS管P1的源极、第二PMOS管P2的栅极、第一NMOS管N1的源极、第三NMOS管N3的栅极和赋值模块的输出端连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相信号输出端；第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的源极和第三NMOS管N3的衬底均接地。

本实施例中，赋值模块具有两个输入端，分别为第一输入端和第二输入端，赋值模块包括第四NMOS管N4和第五NMOS管N5，第四NMOS管N4的栅极为赋值模块的第一输入端，第五NMOS管N5的栅极为赋值模块的第二输入端，第四NMOS管N4的漏极为赋值模块的输出端，第四NMOS管N4的源极和第五NMOS管N5的漏极连接，第五NMOS管N5的源极为赋值模块的接地端，赋值模块的接地端、第四NMOS管N4的衬底和第五NMOS管N5的衬底均接地。

本实施例中，单轨输入双轨输出绝热逻辑电路为2输入与/与非门电路。

实施例三：如图6所示，一种单轨输入双轨输出绝热逻辑电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和赋值模块；第一PMOS管P1的漏极、第一PMOS管P1的衬底、第二PMOS管P2的漏极、第二PMOS管P2的衬底、第一NMOS管N1的漏极和第二NMOS管N2的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号CLK；第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号CLKb；功率时钟信号CLK和反相功率时钟信号CLKb的区别仅在于两者的相位相差180度；赋值模块具有至少一个输入端、输出端和接地端；赋值模块的输入端为单轨输入双轨输出绝热逻辑电路的信号输入端；第一PMOS管P1的栅极、第二PMOS管P2的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的信号输出端；第一PMOS管P1的源极、第二PMOS管P2的栅极、第一NMOS管N1的源极、第三NMOS管N3的栅极和赋值模块的输出端连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相信号输出端；第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的源极和第三NMOS管N3的衬底均接地。

本实施例中，赋值模块具有两个输入端，分别为第一输入端和第二输入端，赋值模块包括第四NMOS管N4和第五NMOS管N5，第四NMOS管N4的栅极为赋值模块的第一输入端，第五NMOS管N5的栅极为赋值模块的第二输入端，第四NMOS管N4的漏极和第五NMOS管N5的漏极连接且其连接端为赋值模块的输出端，第四NMOS管N4的源极和第五NMOS管N5的源极连接且其连接端为赋值模块的接地端，赋值模块的接地端、第四NMOS管N4的衬底和第五NMOS管N5的衬底均接地。

本实施例中，单轨输入双轨输出绝热逻辑电路为2输入或/或非门电路。

实施例四：如图7所示，一种单轨输入双轨输出绝热逻辑电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和赋值模块；第一PMOS管P1的漏极、第一PMOS管P1的衬底、第二PMOS管P2的漏极、第二PMOS管P2的衬底、第一NMOS管N1的漏极和第二NMOS管N2的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号CLK；第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号CLKb；功率时钟信号CLK和反相功率时钟信号CLKb的区别仅在于两者的相位相差180度；赋值模块具有至少一个输入端、输出端和接地端；赋值模块的输入端为单轨输入双轨输出绝热逻辑电路的信号输入端；第一PMOS管P1的栅极、第二PMOS管P2的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接且其连接端为单轨输入双轨输出绝热逻辑电路的信号输出端；第一PMOS管P1的源极、第二PMOS管P2的栅极、第一NMOS管N1的源极、第三NMOS管N3的栅极和赋值模块的输出端连接且其连接端为单轨输入双轨输出绝热逻辑电路的反相信号输出端；第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的源极和第三NMOS管N3的衬底均接地。

本实施例中，赋值模块具有四个输入端，分别为第一输入端、第一反相输入端、第二输入端和第二反相输入端；的赋值模块包括第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第七NMOS管N7，第四NMOS管N4的栅极为赋值模块的第一输入端，第六NMOS管N6的栅极为赋值模块的第一反相输入端，第五NMOS管N5的栅极为赋值模块的第二反相输入端，第七NMOS管N7的栅极为赋值模块的第二输入端，第四NMOS管N4的漏极和第六NMOS管N6的漏极连接且其连接端为赋值模块的输出端，第四NMOS管N4的源极和第五NMOS管N5的漏极连接，第六NMOS管N6的源极和第七NMOS管N7的漏极连接，第五NMOS管N5的源极和第七NMOS管N7的源极连接且其连接端为赋值模块的接地端，赋值模块的接地端、第四NMOS管N4的衬底、第五NMOS管N5的衬底、第六NMOS管N6的衬底和第七NMOS管N7的衬底均接地。

本实施例中，单轨输入双轨输出绝热逻辑电路为2输入异或/同或门电路。

本发明的单轨输入双轨输出绝热逻辑电路，改变其中的赋值电路(改变输入端口的幅值)，可以得到不同的门电路。

本发明还提供了一种使用上述单轨输入双轨输出绝热逻辑电路的一位全加器，以下结合附图实施例对本发明的一位全加器作进一步详细描述。

实施例：一位全加器，包括进位信号产生电路和求和信号产生电路；如图8(a)所示进位信号产生电路包括第一单轨输入双轨输出绝热逻辑电路、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第七NMOS管N7；如图8(b)所示，求和信号产生电路包括第二单轨输入双轨输出绝热逻辑电路、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14和第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17和第十八NMOS管N18；一位全加器的符号图如图8(c)所示。

第一单轨输入双轨输出绝热逻辑电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第一赋值模块；第一PMOS管P1的漏极、第一PMOS管P1的衬底、第二PMOS管P2的漏极、第二PMOS管P2的衬底、第一NMOS管N1的漏极和第二NMOS管N2的漏极连接且其连接端为第一单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号CLK；第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为第一单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号CLKb；第一赋值模块具有输入端、输出端和接地端；第一赋值模块的输入端为第一单轨输入双轨输出绝热逻辑电路的信号输入端；第一PMOS管P1的栅极、第二PMOS管P2的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接且其连接端为第一单轨输入双轨输出绝热逻辑电路的信号输出端；第一PMOS管P1的源极、第二PMOS管P2的栅极、第一NMOS管N1的源极、第三NMOS管N3的栅极和第一赋值模块的输出端连接且其连接端为第一单轨输入双轨输出绝热逻辑电路的反相信号输出端；第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的源极和第三NMOS管N3的衬底均接地；

第二单轨输入双轨输出绝热逻辑电路包括第三PMOS管P3、第四PMOS管P4、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11和第二赋值模块；第三PMOS管P3的漏极、第三PMOS管P3的衬底、第四PMOS管P4的漏极、第四PMOS管P4的衬底、第九NMOS管N9的漏极和第十NMOS管N10的漏极连接且其连接端为第二单轨输入双轨输出绝热逻辑电路的功率时钟信号输入端，用于接入外部功率时钟信号CLK；功率时钟信号CLK和反相功率时钟信号CLKb的区别仅在于两者的相位相差180度；第九NMOS管N9的栅极和第十NMOS管N10的栅极连接且其连接端为第二单轨输入双轨输出绝热逻辑电路的反相功率时钟信号输入端，用于接入外部反相功率时钟信号CLKb；第二赋值模块具有输入端、输出端和接地端；第二赋值模块的输入端为第二单轨输入双轨输出绝热逻辑电路的信号输入端；第三PMOS管P3的栅极、第四PMOS管P4的源极、第十NMOS管N10的源极和第十一NMOS管N11的漏极连接且其连接端为第二单轨输入双轨输出绝热逻辑电路的信号输出端；第三PMOS管P3的源极、第四PMOS管P4的栅极、第九NMOS管N9的源极、第十一NMOS管N11的栅极和第二赋值模块的输出端连接且其连接端为第二单轨输入双轨输出绝热逻辑电路的反相信号输出端；第九NMOS管N9的衬底、第十NMOS管N10的衬底、第十一NMOS管N11的源极和第十一NMOS管N11的衬底均接地；

第一赋值模块的接地端、第四NMOS管N4的源极和第六NMOS管N6的漏极连接，第五NMOS管N5的源极和第七NMOS管N7的漏极连接，第六NMOS管N6的源极和第七NMOS管N7的源极连接且其连接端接地；第十二NMOS管N12的漏极和第二单轨输入双轨输出绝热逻辑电路的反相信号输出端连接；第十二NMOS管N12的源极、第十三NMOS管N13的漏极和第十六NMOS管N16的漏极连接；第十四NMOS管N14的漏极、第十五NMOS管N15的漏极和第二赋值模块的接地端连接，第十四NMOS管N14的源极、第十三NMOS管N13的源极和第十七NMOS管N17的漏极连接，第十五NMOS管N15的源极、第十六NMOS管N16的源极和第十八NMOS管N18的漏极连接，第十七NMOS管N17的源极和第十八NMOS管N18的源极均接地；

第四NMOS管N4的栅极、第七NMOS管N7的栅极和第十二NMOS管N12的栅极连接且其连接端为一位全加器的第一加数信号输入端，接入第一加数信号X；第五NMOS管N5的栅极、第一单轨输入双轨输出绝热逻辑电路的信号输入端、第十三NMOS管N13的栅极和第十五NMOS管N15的栅极连接且其连接端为一位全加器的第二加数信号输入端，接入第二加数信号Y；第二单轨输入双轨输出绝热逻辑电路的信号输入端为一位全加器的第一反相加数信号输入端，接入第一反相加数信号Xb，Xb为X的反相信号；第十四NMOS管N14的栅极和第十六NMOS管N16的栅极连接且其连接端为一位全加器的第二反相加数信号输入端，接入第二反相加数信号Yb，Yb为Y的反相信号；第四NMOS管N4的漏极和第五NMOS管N5的漏极与第一单轨输入双轨输出绝热逻辑电路的反相信号输出端连接；第二单轨输入双轨输出绝热逻辑电路的信号输出端为一位全加器的求和信号输出端，输出求和信号S；第一单轨输入双轨输出绝热逻辑电路的信号输出端为一位全加器的高位进位信号输出端，用于向高位输出高位进位信号C0；第六NMOS管N6的栅极和第十七NMOS管N17的栅极连接且其连接端为一位全加器的低位进位信号输入端，用于输入低位的低位进位信号Ci；第十八NMOS管N18的栅极为一位全加器的反相低位进位信号输入端，，用于输入低位的反相低位进位信号Cib，Cib为Ci的反相信号。

本实施例中，第一赋值模块包括第八NMOS管N8，第八NMOS管N8的栅极为第一赋值模块的输入端，第八NMOS管N8的漏极为第一赋值模块的输出端，第八NMOS管N8的源极为第一赋值模块的接地端；第二赋值模块包括第十九NMOS管N19，第十九NMOS管N19的栅极为第二赋值模块的输入端，第十九NMOS管N19的漏极为第二赋值模块的输出端，第十九NMOS管N19的源极为第二赋值模块的接地端。

本实施例中，第一PMOS管P1的沟道长度、第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度和第四PMOS管P4的沟道长度均为PMOS管标准工艺下最小沟道长度的1～1.2倍；第一NMOS管N1的沟道长度、第二NMOS管N2的沟道长度、第三NMOS管N3的沟道长度、第四NMOS管N4的沟道长度、第五NMOS管N5的沟道长度、第六NMOS管N6的沟道长度、第七NMOS管N7的沟道长度、第八NMOS管N8的沟道长度、第九NMOS管N9的沟道长度、第十NMOS管N10的沟道长度、第十一NMOS管N11的沟道长度、第十二NMOS管N12的沟道长度、第十三NMOS管N13的沟道长度、第十四NMOS管N14的沟道长度、第十五NMOS管N15的沟道长度、第十六NMOS管N16的沟道长度、第十七NMOS管N17的沟道长度、第十八NMOS管N18的沟道长度和第十九NMOS管N19的沟道长度均为NMOS管标准工艺下最小沟道长度的1～1.2倍。

采用Hspice仿真工具，在SMIC 45nm标准工艺下，分别对本实施例的一位全加器、如图10(a)和图10(b)所示的基于传统SRIALDRO的一位全加器、如图11(a)和图11(b)所示的ECEL一位全加器及如图12所示的静态CMOS一位全加器结构电路在一个时钟周期内所产生的功耗进行仿真，上述四种一位全加器在一个工作周期内不同频率下的功耗对比图如图13所示。分析图13可知，本发明的一位全加器在SMIC 45nm标准工艺下与基于传统SRIALDRO的一位全加器、ECEL一位全加器及静态CMOS一位全加器电路相比，功耗比静态CMOS一位全加器电路功耗平均下降了大约65％，比ECRL一位全加器电路功耗平均下降了大约40％，比传统SRIALDRO一位全加器电路功耗平均下降了大约18％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明的一位全加器(简称ISRIALDRO)相对于基于传统SRIALDRO的一位全加器、ECEL一位全加器及静态CMOS(STATIC)一位全加器电路，具有明显的低功耗特性。

单轨输入双轨输出绝热逻辑电路及一位全加器专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。