专利摘要

专利摘要

本发明公开了一种基于FinFET器件的主从触发器，通过第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管和第七N型FinFET管构成主锁存器；从锁存器由第三P型FinFET管和第八N型FinFET管构成的第二反相器与第四P型FinFET管和第九N型FinFET管构成的第三反相器组成，从锁存器为两个反相器组成的环路；优点是电路结构简单，功耗和传播延时均较小，采用PTM模型的32nm工艺器件参数，在标准电压(1v)条件下进行仿真，本发明的电路功耗比现有的触发器电路功耗降低了大约60％，传播延时降低了大约46％。

权利要求

1.一种基于FinFET器件的主从触发器，其特征在于包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管和第九N型FinFET管；

所述的第一P型FinFET管的漏极、所述的第三P型FinFET管的漏极、所述的第四P型FinFET管的漏极、所述的第一P型FinFET管的衬底、所述的第二P型FinFET管的衬底、所述的第三P型FinFET管的衬底和第四P型FinFET管的衬底均接入电源；所述的第一N型FinFET管的漏极、所述的第二N型FinFET管的漏极、所述的第六N型FinFET管的漏极、所述的第八N型FinFET管的漏极、所述的第九N型FinFET管的漏极、所述的第一N型FinFET管的衬底、所述的第二N型FinFET管的衬底、所述的第三N型FinFET管的衬底、所述的第四N型FinFET管的衬底、所述的第五N型FinFET管的衬底、所述的第六N型FinFET管的衬底、所述的第七N型FinFET管的衬底、所述的第八N型FinFET管的衬底和所述的第九N型FinFET管的衬底均接地；

所述的第三N型FinFET管的漏极为信号输入端，所述的第四N型FinFET管的漏极为反相信号输入端；所述的第三N型FinFET管的栅极、所述的第四N型FinFET管的栅极和所述的第二P型FinFET管的栅极连接且其连接端为时钟信号输入端，所述的第五N型FinFET管的栅极和所述的第七N型FinFET管的栅极连接且其连接端为反相时钟信号输入端；

所述的第一N型FinFET管的源极、所述的第二N型FinFET管的栅极、所述的第三N型FinFET管的源极和所述的第五N型FinFET管的漏极连接；所述的第一N型FinFET管的栅极、所述的第二N型FinFET管的源极、所述的第四N型FinFET管的源极、所述的第六N型FinFET管的栅极和所述的第一P型FinFET管的栅极连接；所述的第一P型FinFET管的源极、所述的第二P型FinFET管的漏极、所述的第六N型FinFET管的源极和所述的第七N型FinFET管的漏极连接；

所述的第二P型FinFET管的源极、所述的第三P型FinFET管的源极、所述的第四P型FinFET管的栅极、所述的第五N型FinFET管的源极、所述的第七N型FinFET管的源极、所述的第八N型FinFET管的源极和所述的第九N型FinFET管的栅极连接且其连接端为信号输出端；所述的第三P型FinFET管的栅极、所述的第四P型FinFET管的源极、所述的第八N型FinFET管的栅极和所述的第九N型FinFET管的源极连接且其连接端为反相信号输出端。

2.根据权利要求1所述的一种基于FinFET器件的主从触发器，其特征在于所述的第一P型FinFET管的沟道长度、所述的第二P型FinFET管的沟道长度、所述的第三P型FinFET管的沟道长度、所述的第四P型FinFET管的沟道长度、所述的第一N型FinFET管的沟道长度、所述的第二N型FinFET管的沟道长度、所述的第三N型FinFET管的沟道长度、所述的第四N型FinFET管的沟道长度、所述的第五N型FinFET管的沟道长度、所述的第六N型FinFET管的沟道长度、所述的第七N型FinFET管的沟道长度、所述的第八N型FinFET管的沟道长度和第九N型FinFET管的沟道长度均为32nm。

说明书

技术领域

本发明涉及一种触发器，尤其是涉及一种基于FinFET器件的主从触发器。

背景技术

目前，集成电路技术的设计工艺进入到纳米阶段，在芯片设计过程中，无论从芯片本身的成本和性能考虑，还是从电子信息产品的市场角度考虑，功耗大小已经成为衡量芯片性能的重要指标。低功耗设计已成为目前芯片设计的热点和难点。

随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，CMOS晶体管的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，CMOS晶体管变得相当不稳定，极大的限制了电路性能的提高。FinFET器件的沟道采用零掺杂或是低掺杂，沟道被栅三面包围，这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET(鳍式场效晶体管，Fin Field-Effect Transistor)作为一种新型的3D晶体管，逐渐成为接替普通CMOS晶体管，延续摩尔定律的优良器件之一。

触发器作为电子系统的一种基本运算单元，是构成基本时序单元的重要组成部件，被广泛运用在大规模的集成电路设计中。触发器性能的好坏往往能够决定电路性能的好坏。设计一个反应迅速，功耗较低的触发器已经成为电路设计者不可回避的问题之一。现有的基于FinFET器件的主从触发器主要有两种：多路开关型主从触发器和强制脉冲型主从触发器。多路开关型主从触发器的电路图如图1所示，该触发器存在以下问题：一、所使用的FinFET晶体管数量较多，电路结构复杂，占用版图面积大且会造成较大的电路功耗；二、该电路接入的时钟信号需要驱动四个FinFET传输门，时钟信号负载很大，造成很大的电路功耗和传播延时，该电路的传播延时为一个FinFET传输门的延时与一个FinFET反相器延时之和。强制脉冲型主从触发器的电路图如图2所示，该触发器使用的晶体管的数量相对多路开关型主从触发器减少，时钟信号只需要驱动两个FinFET传输门，时钟负载减小，但是该触发器存在以下问题：触发器内锁存器状态的改变，需要较强的输入数据脉冲，短暂的直流通路造成较大的静态功耗，由此导致功耗较大。

鉴此，设计一款电路结构简单，功耗和传播延时均较小的基于FinFET器件的主从触发器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种电路结构简单，功耗和传播延时均较小的基于FinFET器件的主从触发器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的主从触发器，包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管和第九N型FinFET管；

所述的第一P型FinFET管的漏极、所述的第三P型FinFET管的漏极、所述的第四P型FinFET管的漏极、所述的第一P型FinFET管的衬底、所述的第二P型FinFET管的衬底、所述的第三P型FinFET管的衬底和第四P型FinFET管的衬底均接入电源；所述的第一N型FinFET管的漏极、所述的第二N型FinFET管的漏极、所述的第六N型FinFET管的漏极、所述的第八N型FinFET管的漏极、所述的第九N型FinFET管的漏极、所述的第一N型FinFET管的衬底、所述的第二N型FinFET管的衬底、所述的第三N型FinFET管的衬底、所述的第四N型FinFET管的衬底、所述的第五N型FinFET管的衬底、所述的第六N型FinFET管的衬底、所述的第七N型FinFET管的衬底、所述的第八N型FinFET管的衬底和所述的第九N型FinFET管的衬底均接地；

所述的第三N型FinFET管的漏极为信号输入端，所述的第四N型FinFET管的漏极为反相信号输入端；所述的第三N型FinFET管的栅极、所述的第四N型FinFET管的栅极和所述的第二P型FinFET管的栅极连接且其连接端为时钟信号输入端，所述的第五N型FinFET管的栅极和所述的第七N型FinFET管的栅极连接且其连接端为反相时钟信号输入端；

所述的第一N型FinFET管的源极、所述的第二N型FinFET管的栅极、所述的第三N型FinFET管的源极和所述的第五N型FinFET管的漏极连接；所述的第一N型FinFET管的栅极、所述的第二N型FinFET管的源极、所述的第四N型FinFET管的源极、所述的第六N型FinFET管的栅极和所述的第一P型FinFET管的栅极连接；所述的第一P型FinFET管的源极、所述的第二P型FinFET管的漏极、所述的第六N型FinFET管的源极和所述的第七N型FinFET管的漏极连接；

所述的第二P型FinFET管的源极、所述的第三P型FinFET管的源极、所述的第四P型FinFET管的栅极、所述的第五N型FinFET管的源极、所述的第七N型FinFET管的源极、所述的第八N型FinFET管的源极和所述的第九N型FinFET管的栅极连接且其连接端为信号输出端；所述的第三P型FinFET管的栅极、所述的第四P型FinFET管的源极、所述的第八N型FinFET管的栅极和所述的第九N型FinFET管的源极连接且其连接端为反相信号输出端。

所述的第一P型FinFET管的沟道长度、所述的第二P型FinFET管的沟道长度、所述的第三P型FinFET管的沟道长度、所述的第四P型FinFET管的沟道长度、所述的第一N型FinFET管的沟道长度、所述的第二N型FinFET管的沟道长度、所述的第三N型FinFET管的沟道长度、所述的第四N型FinFET管的沟道长度、所述的第五N型FinFET管的沟道长度、所述的第六N型FinFET管的沟道长度、所述的第七N型FinFET管的沟道长度、所述的第八N型FinFET管的沟道长度和第九N型FinFET管的沟道长度均为32nm。

与现有技术相比，本发明的优点在于通过第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管和第七N型FinFET管构成主锁存器；从锁存器由第三P型FinFET管和第八N型FinFET管构成的第二反相器与第四P型FinFET管和第九N型FinFET管构成的第三反相器组成，从锁存器为两个反相器组成的环路；主锁存器与从锁存器之间不存在开关电路的隔离，从锁存器被嵌入在主锁存器的反相器环中，由此可以大大的减小触发器的传播延时时间；并且本发明的主从触发器由十三个FinFET管组成，晶体管数量较少，电路结构简单，减小了版图面积，降低了电路功耗，时钟信号只需要负载五个FinFET管，时钟负载减小，进一步降低电路功耗；第一N型FinFET管和第二N型FinFET管组成的交叉耦合电路，提高了触发器的稳定性；第二P型FinFET管和第七N型FinFET管构成的传输门结构，不仅保障电路的全摆幅输出，而且还可以增强电路的驱动能力；采用PTM模型的32nm工艺器件参数，在标准电压(1v)条件下进行仿真，本发明的电路功耗比现有的触发器电路功耗降低了大约60％，传播延时降低了大约46％。

附图说明

图1为现有技术的多路开关型主从触发器的电路图；

图2为现有技术的强制脉冲型主从触发器的电路图；

图3(a)为本发明的基于FinFET器件的主从触发器的电路图；

图3(b)为图3(a)的简化电路图；

图4为本发明的基于FinFET器件的主从触发器在标准电压(1v)下的电路仿真图；

图5为本发明的基于FinFET器件的主从触发器在超阈值电压(0.8v)下的电路仿真图；

图6为本发明的基于FinFET器件的主从触发器与现有技术的两种触发器的传播延时比较分析图；

图7为本发明的基于FinFET器件的主从触发器与现有技术的两种触发器的单位开关能耗比较分析图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图3(a)所示，一种基于FinFET器件的主从触发器，包括第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3、第四P型FinFET管P4、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7、第八N型FinFET管N8和第九N型FinFET管N9；

第一P型FinFET管P1的漏极、第三P型FinFET管P3的漏极、第四P型FinFET管P4的漏极、第一P型FinFET管P1的衬底、第二P型FinFET管P2的衬底、第三P型FinFET管P3的衬底和第四P型FinFET管P4的衬底均接入电源；第一N型FinFET管N1的漏极、第二N型FinFET管N2的漏极、第六N型FinFET管N6的漏极、第八N型FinFET管N8的漏极、第九N型FinFET管N9的漏极、第一N型FinFET管N1的衬底、第二N型FinFET管N2的衬底、第三N型FinFET管N3的衬底、第四N型FinFET管N4的衬底、第五N型FinFET管N5的衬底、第六N型FinFET管N6的衬底、第七N型FinFET管N7的衬底、第八N型FinFET管N8的衬底和第九N型FinFET管N9的衬底均接地；

第三N型FinFET管N3的漏极为信号输入端，接入输入信号D，第四N型FinFET管N4的漏极为反相信号输入端，接入反相输入信号Db；第三N型FinFET管N3的栅极、第四N型FinFET管N4的栅极和第二P型FinFET管P2的栅极连接且其连接端为时钟信号输入端，接入时钟信号CLK，第五N型FinFET管N5的栅极和第七N型FinFET管N7的栅极连接且其连接端为反相时钟信号输入端，接入反相时钟信号CLKb；输入信号D和反相输入信号Db的区别仅在于两者的相位相差180度，时钟信号CLK和反相时钟信号CLKb的区别仅在于两者的相位相差180度；

第一N型FinFET管N1的源极、第二N型FinFET管N2的栅极、第三N型FinFET管N3的源极和第五N型FinFET管N5的漏极连接；第一N型FinFET管N1的栅极、第二N型FinFET管N2的源极、第四N型FinFET管N4的源极、第六N型FinFET管N6的栅极和第一P型FinFET管P1的栅极连接；第一P型FinFET管P1的源极、第二P型FinFET管P2的漏极、第六N型FinFET管N6的源极和第七N型FinFET管N7的漏极连接；

第二P型FinFET管P2的源极、第三P型FinFET管P3的源极、第四P型FinFET管P4的栅极、第五N型FinFET管N5的源极、第七N型FinFET管N7的源极、第八N型FinFET管N8的源极和第九N型FinFET管N9的栅极连接且其连接端为信号输出端，输出输出信号Q；第三P型FinFET管P3的栅极、第四P型FinFET管P4的源极、第八N型FinFET管N8的栅极和第九N型FinFET管N9的源极连接且其连接端为反相信号输出端，输出反相输出信号Qb；输出信号Q和反相输出信号Qb的区别仅在于两者的相位相差180度。

本实施例中，第一P型FinFET管P1的沟道长度、第二P型FinFET管P2的沟道长度、第三P型FinFET管P3的沟道长度、第四P型FinFET管P4的沟道长度、第一N型FinFET管N1的沟道长度、第二N型FinFET管N2的沟道长度、第三N型FinFET管N3的沟道长度、第四N型FinFET管N4的沟道长度、第五N型FinFET管N5的沟道长度、第六N型FinFET管N6的沟道长度、第七N型FinFET管N7的沟道长度、第八N型FinFET管N8的沟道长度和第九N型FinFET管N9的沟道长度均为32nm。

本实施例中，第一P型FinFET管P1和第六N型FinFET管N6构成第一反相器F1，第三P型FinFET管P3和第八N型FinFET管N8构成第二反相器F2，第四P型FinFET管P4和第九N型FinFET管N9构成第三反相器F3。本实施例的主从触发器使用反相器取代其对应的FinFET管后的简化电路图如图3(b)所示。

本实施例的主从触发器中，第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6和第七N型FinFET管N7构成主锁存器；在主锁存器中，第二P型FinFET管P2和第七N型FinFET管N7构成传输门电路，第二P型FinFET管P2、第五N型FinFET管N5和第七N型FinFET管N5构成开关电路，第一N型FinFET管N1和第二N型FinFET管N2构成交叉耦合电路，第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3和第四N型FinFET管N4构成赋值电路。第三P型FinFET管P3、第四P型FinFET管P4、第八N型FinFET管N8和第九N型FinFET管N9构成从锁存器，从锁存器为由第二反相器F2和第三反相器F3组成的环路。

本实施例的主从触发器的工作原理如下所述：

当时钟信号CLK为高电平时，第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6和第七N型FinFETN7组成的主锁存器处于采样状态，输入信号D和反相输入信号Db输入到主从触发器中，第一N型FinFET管N1和第二N型FinFET管N2构成的交叉耦合电路将输入信号D和反相输入信号Db锁存，同时，输入信号D和反相输入信号Db传输到第二P型FinFET管P2的漏极和第七N型FinFET管N7的漏极，此时从锁存器处于保持状态，信号输出端的输出信号Q和反相信号输出端的反相输出信号Qb处于维持状态。

当时钟信号CLK为低电平时，第二P型FinFET管P2、第五N型FinFET管N5和第七N型FinFET管N7组成的开关电路处于导通状态，第一P型FinFET管P1、第二P型FinFET管P2、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6和第七N型FinFETN7组成的主锁存器导通，此时，第三P型FinFET管P3、第四P型FinFET管P4、第八N型FinFET管N8和第九N型FinFET管N9组成的从锁存器的状态被改变，信号输出端的输出信号Q和反相信号输出端的反相输出信号Qb相应改变。

采用PTM模型(Predictive Technology Model)，具体为伯克利大学的BSIM-CMG108模型的32nm工艺器件参数，分别在标准电压(1v)条件下和超阈值电压(0.8v)条件下，对本发明的主从触发器进行功能模拟仿真，其中图4为标准电压(1v)下的电路仿真图，横坐标表示仿真时间，纵坐标V(CLK)表示时钟信号CLK的幅值电压，V(D)表示输入信号D的幅值电压，V(Q)表示输出信号Q的幅值电压；图5为超阈值电压(0.8v)下的电路仿真图，横坐标表示仿真时间，纵坐标V(CLK)表示时钟信号CLK的幅值电压，V(D)表示输入信号D的幅值电压，V(Q)表示输出信号Q的幅值电压。分析图4和图5可以知道，本发明的主从触发器不但具有正确的逻辑功能还有高速低功耗特征，其中主从触发器工作在超阈值电压(0.8v)条件下的传播延时相对于主从触发器工作在标准电压(1v)条件下的传播延时增加13％左右，但电路的功耗降低了37％左右。

在32nm工艺下，分别对本发明的主从触发器和现有技术的两种主从触发器(多路开关型主从触发器和强制脉冲型主从触发器)的传播延时和电路能耗进行对比，其中传播延时比较分析图如图6所示，单位开关能耗比较分析图如图7所示。分析图6和图7可知，在32nm FinFET工艺下，当本发明的主从触发器电路工作在标准电压(1v)时，该主从触发器的电路功耗比现有技术的两种主从触发器的电路功耗降低了大约60％，传播延时降低了大约46％。

基于FinFET器件的主从触发器专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。