专利摘要

专利摘要

本发明公开了一种基于相位叠加方法的FPGA倍频方法，涉及数字信号处理技术领域，该方法首先进行FPGA的八倍频操作，若得到的倍频信号稳定性不能够满足用户需求，再进行四倍频操作，若得到的倍频信号稳定性依然不能够满足用户需求，则进行的二倍频操作，每次获得倍频信号后都通过信号稳定性检测来判断其是否稳定，每次倍频操作过程是在FPGA的PLL时钟模块中产生对应倍频倍数K路的相位差为180/K度的原始时钟信号，各路原始时钟信号的频率均为期望频率的1/K，将其中K路原始时钟信号进行异或处理，使FPGA的PLL时钟模块得到一路经过K倍频的高频时钟信号。该方法在不损失速度提升的前提下极大降低了系统逻辑单元占用，可以用于更低成本的小型FPGA上使用。

权利要求

1.一种基于相位叠加方法的FPGA倍频方法，其特征在于，

S1、在FPGA的PLL时钟模块中产生8路相位差为22.5度的原始时钟信号Ⅰ，各路原始时钟信号Ⅰ的频率均为期望频率的1/8，将其中8路原始时钟信号Ⅰ进行异或处理，使FPGA的PLL时钟模块得到一路经过8倍频的高频时钟信号，

对经过8倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数8，完成FPGA倍频设计，否则执行步骤S2；

S2、从步骤S1中产生的8路原始时钟信号Ⅰ中任意取相位差为45度的4路信号分别作为4路原始时钟信号Ⅱ，将4路原始时钟信号Ⅱ进行异或处理，使FPGA的PLL时钟模块得到一路经过4倍频的高频时钟信号，

对经过4倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数4，完成FPGA倍频设计，否则执行步骤S3；

S3、从步骤S2中的4路原始时钟信号Ⅱ中任意取相位差为90度的2路信号分别作为2路原始时钟信号Ⅲ，将2路原始时钟信号Ⅲ进行异或处理，使FPGA的PLL时钟模块得到一路经过2倍频的高频时钟信号，

对经过2倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数2，完成FPGA倍频设计，否则认为FPGA所处电气环境差，倍频模块无法正常工作，关闭FPGA的倍频模块，并保留倍频模块此时的状态，结束本次FPGA倍频任务。

2.根据权利要求1所述基于相位叠加方法的FPGA倍频方法，其特征在于，所述步骤S1中，使用4个依次级联的加法器完成异或处理；所述步骤S2中，使用2个依次级联的加法器完成异或处理；所述步骤S3中，使用1个加法器完成异或处理。

3.根据权利要求1所述基于相位叠加方法的FPGA倍频方法，其特征在于，采用外部检测方法对高频时钟信号进行时钟稳定性检测，具体包括：

将高频时钟信号分频至极低频的时钟信号，将极低频的时钟信号输出，并通过示波器检测极低频的时钟信号的相噪是否超标，若相噪超标，则认为高频时钟信号不稳定，否则认为高频时钟信号稳定。

4.根据权利要求3所述基于相位叠加方法的FPGA倍频方法，其特征在于，所述极低频的时钟信号指的是示波器带宽内能够采集到完整谐波的信号。

5.根据权利要求4所述基于相位叠加方法的FPGA倍频方法，其特征在于，所述相噪超标指的是：极低频的时钟信号在示波器可见剧烈抖动的上升沿，或在频谱仪上观察到相噪大于全局时钟相位噪声的50％以上。

6.根据权利要求1所述基于相位叠加方法的FPGA倍频方法，其特征在于，采用FPGA时钟自检方法对所述高频时钟信号进行时钟稳定性检测，具体包括：

将所述原始时钟信号作为门限信号进行计数，获取误差次数，并根据误差次数计算出所述原始时钟信号的倍频失误率，若倍频失误率高于1％，则认为所述高频时钟信号稳定，否则认为所述高频时钟信号不稳定。

7.根据权利要求6所述基于相位叠加方法的FPGA倍频方法，其特征在于，倍频失误的判断方法具体包括：同时采集所述原始时钟信号和所述高频时钟信号的K分频信号的上升沿，若两者没有同时出现上升沿，则认为出现失误；其中，在所述步骤S1中倍频失误的判断过程中，K＝8，在所述步骤S2中倍频失误的判断过程中，K＝4，在所述步骤S3中倍频失误的判断过程中，K＝2。

说明书

技术领域

本发明涉及数字信号处理技术领域，具体而言，涉及一种基于相位叠加方法的FPGA倍频方法。

背景技术

近年来，FPGA的在通信电子、信息学、计算机科学等方面应用日渐广泛，如高速FFT、并行计算加速与信号采样等，在一些低占用率、高速的开发中往往需要提高工作频率，高工作频率的FPGA往往价格昂贵且资源过剩，在工程中产生不必要的浪费，如Xilinx的7系列FPGA中，Spartan-7为最基本的型号，其具有封装小、价格便宜的优点，但其整体工作频率都不高，而高性能的Virtex-7系列虽然速度较为提高，但仍受限于PLL核的频率输出，且其价格昂贵，资源较多，在低端应用中会造成严重的浪费。

针对这一情况，现市面上有一些相应解决方案，如对PLL输出进行相移，在一个周期内产生多个上升沿，驱动并行计算模块，这种做法被称为流水线方法，该方法在通道数量充足的情况下亦可以使等效时钟提高到FPGA的最大时钟的四倍，但其缺点为会造成四倍的逻辑单元占用，而使用基于相位叠加方法的FPGA倍频方法可以在使用极少逻辑单元的前提下使时钟提升至最大时钟的四倍。

发明内容

本发明为了解决现有FPGA开发中出现的难以提速，且做流水线处理时易造成资源占用过大的问题，提供了一种基于相位叠加方法的FPGA倍频方法。

本发明采取的技术方案如下：

本发明提供了一种基于相位叠加方法的FPGA倍频方法，包括：

S1、在FPGA的PLL时钟模块中产生8路相位差为22.5度的原始时钟信号Ⅰ，各路原始时钟信号Ⅰ的频率均为期望频率的1/8，将其中8路原始时钟信号Ⅰ进行异或处理，使FPGA的PLL时钟模块得到一路经过8倍频的高频时钟信号，

对经过8倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数8，完成FPGA倍频设计，否则执行步骤S2；

S2、从步骤S1中产生的8路原始时钟信号Ⅰ中任意取相位差为45度的4路信号分别作为4路原始时钟信号Ⅱ，将4路原始时钟信号Ⅱ进行异或处理，使FPGA的PLL时钟模块得到一路经过4倍频的高频时钟信号，

对经过4倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数4，完成FPGA倍频设计，否则执行步骤S3；

S3、从步骤S2中的4路原始时钟信号Ⅱ中任意取相位差为90度的2路信号分别作为2路原始时钟信号Ⅲ，将2路原始时钟信号Ⅲ进行异或处理，使FPGA的PLL时钟模块得到一路经过2倍频的高频时钟信号，

对经过2倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数2，完成FPGA倍频设计，否则认为FPGA所处电气环境差，倍频模块无法正常工作，关闭FPGA的倍频模块，并保留倍频模块此时的状态，结束本次FPGA倍频任务。

本技术方案的技术效果是：相对于传统的流水线提速法，该方法在不损失速度提升的前提下极大降低了系统逻辑单元占用，时钟频率能够提升至最大时钟频率倍频倍数倍，可以用于更低成本的小型FPGA上使用，在实际应用中具有性能大幅提高、资源占用极大减少以及可降低成本等优点，具有更好的普适性和革新性。

进一步地，所述步骤S1中，使用4个依次级联的加法器完成异或处理；所述步骤S2中，使用2个依次级联的加法器完成异或处理；所述步骤S3中，使用1个加法器完成异或处理。

本技术方案的技术效果是：通过加法器完成异或处理，相较于使用异或门更易于级联。

进一步地，采用外部检测方法对所述高频时钟信号进行时钟稳定性检测，具体包括：

将所述高频时钟信号分频至极低频的时钟信号，将极低频的时钟信号输出，并通过示波器检测极低频的时钟信号的相噪是否超标，若相噪超标，则认为所述高频时钟信号不稳定，否则认为所述高频时钟信号稳定。

本技术方案的技术效果是：该方法相对于传统测试时钟稳定性方法-将输出时钟引入示波器中观察其每一上升沿的准确性，其测试的成本更低。

具体地，所述极低频的时钟信号指的是示波器带宽内能够采集到完整谐波的信号。

更具体地，所述相噪超标指的是：极低频的时钟信号在示波器可见剧烈抖动的上升沿，或在频谱仪上观察到相噪大于全局时钟相位噪声的50％以上。

进一步地，采用FPGA时钟自检方法对所述高频时钟信号进行时钟稳定性检测，具体包括：

将所述原始时钟信号作为门限信号进行计数，获取误差次数，并根据误差次数计算出所述原始时钟信号的倍频失误率，若倍频失误率高于1％，则认为所述高频时钟信号稳定，否则认为所述高频时钟信号不稳定。

本技术方案的技术效果是：使用FPGA内部资源确认时钟稳定性，便于实现稳定性的动态检测,而且测试的成本很低。

更进一步地，倍频失误的判断方法具体包括：同时采集所述原始时钟信号和所述高频时钟信号的K分频信号的上升沿，若两者没有同时出现上升沿，则认为出现失误；其中，在所述步骤S1中倍频失误的判断过程中，K＝8，在所述步骤S2中倍频失误的判断过程中，K＝4，在所述步骤S3中倍频失误的判断过程中，K＝2。

本技术方案的技术效果是：通过动态测量与动态调节，使倍频器能够自动检测当前电气环境下的最佳倍频倍数。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举本发明实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1是ISIM下基于本发明方法得到的FPGA的倍频模块仿真结果图；

图2是ISE下基于本发明方法得到的FPGA的倍频模块模型图；

图3是基于本发明方法得到的FPGA的等精度频率计仿真结果图；

图4是基于本发明方法得到的FPGA的等精度频率计模型图；

图5是ISE下基于本发明方法得到的时钟稳定性检测系统模型图；

图6是ISIM下基于本发明方法得到的时钟稳定性检测系统模型检测稳定信号时的仿真结果图；

图7是ISIM下基于本发明方法得到的时钟稳定性检测系统模型检测稳定信号时的仿真结果图；

图8是ISE下基于本发明方法得到的完整时钟系统模型图；

图9是ISIM下基于本发明方法得到的完整时钟系统模型在稳定环境中工作的仿真结果图；

图10是ISIM下基于本发明方法得到的完整时钟系统模型在不稳定环境中工作的仿真结果图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

请参照图1～图4，本实施例提供了一种基于相位叠加方法的FPGA倍频方法，该方法包括以下步骤：

S1、在FPGA的PLL时钟模块中产生8路相位差为22.5度的原始时钟信号Ⅰ，各路原始时钟信号Ⅰ的频率均为期望频率的1/8，将其中8路原始时钟信号Ⅰ进行异或处理，使FPGA的PLL时钟模块得到一路经过8倍频的高频时钟信号，

对经过8倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数8，完成FPGA倍频设计，否则执行步骤S2；

S2、从步骤S1中产生的8路原始时钟信号Ⅰ中任意取相位差为45度的4路信号分别作为4路原始时钟信号Ⅱ，将4路原始时钟信号Ⅱ进行异或处理，使FPGA的PLL时钟模块得到一路经过4倍频的高频时钟信号，

对经过4倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数4，完成FPGA倍频设计，否则执行步骤S3；

S3、从步骤S2中的4路原始时钟信号Ⅱ中任意取相位差为90度的2路信号分别作为2路原始时钟信号Ⅲ，将2路原始时钟信号Ⅲ进行异或处理，使FPGA的PLL时钟模块得到一路经过2倍频的高频时钟信号，

对经过2倍频的高频时钟信号进行时钟稳定性检测，若该信号连续稳定的次数达到用户需求，则将其作为最终输出的高频时钟信号，保持当前倍频倍数2，完成FPGA倍频设计，否则认为FPGA所处电气环境差，倍频模块无法正常工作，关闭FPGA的倍频模块，并保留倍频模块此时的状态，结束本次FPGA倍频任务。

一般情况下，FPGA所处电气环境是没有问题的，那么二倍频是肯定稳定的，步骤S3中倍频模块无法正常工作的情况很少出现。

在本实施例中，是在Xilinx 6系列FPGA xc6slx9-3下进行建模，其PLL多通道最大速度为400MHz，倍频频率可达1.6GHz。

在本实施例中，进行了步骤S1和S2后，即完成了FPGA倍频设计，因此没有进行步骤S3，最终得到的是经过4倍频的高频时钟信号，倍频模块保持的倍频倍数为4。在步骤S1中，使用4个依次级联的加法器完成异或处理，图中未示出；在步骤S2中，使用2个依次级联的加法器完成异或处理，如图2所示。

FPGA在进行4倍频的过程中，其具体实现如图1和图2所示，其应用十分广泛，可用于提高现有的多种算法的精度或速度，其中典型的案例为提升FFT运算的速度以及提高等精度频率测量的精度。

图1为ISIM下基于相位叠加方法的FPGA倍频方法的仿真结果，其中，clk_out指示输出时钟(1.6GHz)，clk_out1至clk_out4指示PLL 4通道输出(400MHz，相差为45度)；标号3指示外部时钟输入(50MHz)。

图2是ISE下基于相位叠加方法的FPGA倍频方法的建模实现，其中，pll用于产生四路45度相差的低频信号，在PLL输出的基础上，通过第一个加法器Madd_n00091将其中两路信号进行加法运算，并进位到下一个加法器Madd_clk_out_Madd1中，在Madd_clk_out_Madd1对另外两路信号做加法处理，即完成四路异或逻辑，从而得到一路叠加后的时钟信号。

在本实施例中，图3和图4展示了FPGA提高等精度频率计测量精度的过程，FPGA的等精度频率计的误差来源于时钟的计数误差，即其误差为时钟的一个脉冲宽度，若时钟提升4倍，其误差将降至原来的25％，即可用该模块对时钟进行预处理，再用于测量。

图3是FPGA倍频后的等精度频率计仿真结果，其中，signal为测试波形，其实际频率为10.6382978MHz，经测试输出两个计数分量为二进制数freq_buf＝1100111111001111(二进制)＝53199(十进制)，

count_gate＝11110100001001000000010(二进制)＝8000002(十进制)，根据等精度频率计计算公式freq/1.6GHz＝freq_buf/count_gate计算可得freq＝10.6382973MHz，其误差低至5e-8，在同样10ms的窗口时间下，远低于测量仪器一般水平。

图4是FPGA倍频后的等精度频率计建模实现，其中clk_charge为挂载了PLL模块的倍频模块，detector为等精度频率计模块。

由于在使用中偶有出现时钟不稳定的现象，这是由于随使用过程中温度升高，将会造成部分逻辑单元的信噪比降低导致的，基于此，在本实施例中，对实施例1中获得的倍频信号进行稳定性检测。

现实仪器测试方法为将输出时钟引入示波器中观察其每一上升沿的准确性，但由于倍频后的频率极高，输出后有极大的衰减，且示波器大多很难达到这一频率，此方法进行测试的成本很高，基于此，本实施例提供两种检测措施，以将FPGA的该4倍频模块投入实际使用中。

第一种检测措施是：

采用外部检测方法对所述高频时钟信号进行时钟稳定性检测，具体包括：

将所述高频时钟信号分频至极低频的时钟信号，将极低频的时钟信号输出，并通过示波器检测极低频的时钟信号的相噪是否超标，若相噪超标，则认为所述高频时钟信号不稳定，否则认为所述高频时钟信号稳定。

其中，所述极低频的时钟信号指的是示波器带宽内能够采集到完整谐波的信号。相噪超标指的是：极低频的时钟信号在示波器可见剧烈抖动的上升沿，或在频谱仪上观察到相噪大于全局时钟相位噪声的50％以上。

第二种检测措施是：

采用FPGA时钟自检方法对所述高频时钟信号进行时钟稳定性检测，具体包括：

将所述原始时钟信号作为门限信号进行计数，获取误差次数，并根据误差次数计算出所述原始时钟信号的倍频失误率，若倍频失误率高于1％，则认为所述高频时钟信号稳定，否则认为所述高频时钟信号不稳定。

其中，倍频失误的判断方法具体包括：同时采集所述原始时钟信号和所述高频时钟信号的K分频信号的上升沿，若两者没有同时出现上升沿，则认为出现失误；其中，在所述步骤S1中倍频失误的判断过程中，K＝8，在所述步骤S2中倍频失误的判断过程中，K＝4。

图5是时钟稳定性检测系统模型，其通过两个二分频器对倍频时钟进行分频。即得到四分频时钟，与原始时钟进行同时计数，任何一个计数器在100次计数后rdy与error将被置“1”,对两路rdy进行或逻辑得到检测完成状态位check_rdy，此时若非两路error相等，经过与门Madd_error后，error管脚将不为“0”，即此时信号不稳定。

图6为图5模型检测稳定信号的仿真结果。

图7为图5模型检测不稳定信号的仿真结果。

其中error为错误状态位，ultra_clk为待测时钟，check_rdy为检测结束状态位，clk_in为原始时钟，图6中可见检测结果为稳定，即error为“0”，图7中可见检测结果为不稳定，即error为“1”。

图8是将检测模块与倍频模块倍频后的完整时钟系统模型，图中，clk_check模块检测clock_charge模块输出的高频时钟，并对clock_charge模块进行反馈，clock_charge模块根据error的电平进行倍频倍数的调整，在出现error的情况下，倍频器将仅输出二倍频的信号，经实测，在二倍频时该方案较为稳定，故不做进一步的取消倍频判断。

图9为系统相应稳定时钟的仿真结果。

图10为系统相应稳定时钟的仿真结果。

其中error为错误状态位，ultra_clk为倍频后的时钟，check_rdy为检测结束状态位，clk_in为FPGA全局时钟，可见图9中系统可以稳定工作在四倍频下，图10中由于检测失败进行二倍频工作，影响稳定性的主要因素为FPGA的片内温度。

在实际应用中，任何基于时钟且不需要有时钟输出的运算(如FFT、滤波器、CPU加速器、图形运算、机器学习等)都可以通过本发明方法提高时钟进而直接提升速度，而一些需要时钟输出的模型则无法使用该方案(如通信、同步运算等)，基于时钟的测量类模型可以通过此方法提高测量精度(如脉冲宽度测量、频率测量和PWM输出)。

本发明所述基于相位叠加方法的FPGA倍频方法，其具有以下优势：

采用相位叠加方法，将FPGA主频提升至PLL输出极限的K倍，K最大值能够达到8，一般情况下，K的值能够达到4，在实际应用中极大的提高了FPGA的性能，可在高主频下进行大量运算，从而满足设计中更高速度的要求，使FPGA的使用更加灵活；在不损失速度提升的前提下极大降低了系统逻辑单元占用，时钟频率能够提升至最大时钟频率的四倍甚至八倍，可以用于更低成本的小型FPGA上使用，在实际应用中具有性能大幅提高、资源占用极大减少以及可降低成本等优点；在此基础上，采用分频或计数的方法，对倍频后的信号进行稳定性检测，在保证上述功能的情况下进一步提高系统的稳定性，具有更好的普适性和革新性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

基于相位叠加方法的FPGA倍频方法专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。