专利摘要

专利摘要

本申请公开了一种数字下变频处理方法及设备，包括：前端射频模块，用于通过信号接收设备接收模拟信号；利用模数转换器对模拟信号进行处理，得到数字信号；通过前端射频模块与FPGA模块之间的数据总线将数字信号传输至FPGA模块；FPGA模块，用于接收前端射频模块发送的数字信号；根据本地时钟对数字信号的时钟进行调整；对调整后的数字信号进行下变频处理，得到零中频的数字基带信号；将数字基带信号传输至数字信号处理模块；数字信号处理模块，用于对接收到的数字基带处理信号进行处理。通过采用前端射频、FPGA和数字信号处理结构，基于FPGA实现数字下变频，能够保证较高的运算速率，提升信号处理效率。

权利要求

1.一种数字下变频处理设备，其特征在于，包括：前端射频模块、现场可编程门阵列FPGA模块和数字信号处理模块，其中：

所述前端射频模块，用于通过信号接收设备接收模拟信号；利用模数转换器对所述模拟信号进行处理，得到数字信号；通过所述前端射频模块与所述FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块；

所述FPGA模块，用于接收所述前端射频模块发送的所述数字信号；根据本地时钟对所述数字信号的时钟进行调整；对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号；将数字基带信号传输至所述数字信号处理模块；

所述数字信号处理模块，用于对接收到的所述数字基带处理信号进行处理。

2.根据权利要求1所述的数字下变频处理设备，其特征在于，所述FPGA模块包括：直连DDIO接口，其中：

所述DDIO接口，用于通过数据总线与所述前端射频模块中的所述模数转换器连接，接收所述前端射频模块发送的数字信号。

3.根据权利要求2所述的数字下变频处理设备，其特征在于，所述FPGA模块包括：时钟调整单元，其中：

所述时钟调整单元，用于在确定所述数字信号的时钟与本地时钟不一致时，根据本地时钟对所述数字信号的时钟进行调整，使所述数字信号的时钟与本地时钟一致。

4.根据权利要求1至3任一项所述的数字下变频处理设备，其特征在于，所述FPGA模块包括：数字下变频处理单元，其中：

所述数字下变频处理单元，用于分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带信号。

5.根据权利要求4所述的数字下变频处理设备，其特征在于，所述数字下变频处理单元包括：NCO、处理器和抽取滤波器，其中：

所述NCO，用于产生相互正交的数字本振源信号的余弦波、正弦波；

所述处理器，用于分别将所述数字信号与由所述NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号；分别对所述两路正交的信号进行混频处理，并将得到的混频信号传输至所述抽取滤波器；

所述抽取滤波器，用于接收所述混频信号，并滤除混频过程中产生的谐波分量，得到零中频的数字基带信号。

6.根据权利要求4所述的数字下变频处理设备，其特征在于，所述数字下变频处理单元还包括：数字滤波器，其中：

所述数字滤波器，用于分别对得到两路正交的信号进行滤波处理。

7.根据权利要求1所述的数字下变频处理设备，其特征在于，所述前端射频模块还包括：低噪声放大器、非递归型滤波器FIR和自动增益控制器AGC。

8.根据权利要求1所述的数字下变频处理设备，其特征在于，所述FPGA模块还包括：时钟控制单元，其中：

所述时钟控制单元，用于产生不同的时钟信号，分别将产生的不同的所述时钟信号发送给所述前端射频模块中的模数转换器、所述FPGA模块中的时钟单元和所述数字信号处理模块，使所述前端射频模块、所述FPGA模块和所述数字信号处理模块之间时钟同步。

9.一种数字下变频处理方法，其特征在于，包括：

前端射频模块通过信号接收设备接收模拟信号，利用模数转换器对所述模拟信号进行处理，得到数字信号，通过所述前端射频模块与现场可编程门阵列FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块；

所述FPGA模块接收所述前端射频模块发送的所述数字信号，根据本地时钟对所述数字信号的时钟进行调整，对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号，将数字基带信号传输至数字信号处理模块；

所述数字信号处理模块对接收到的所述数字基带处理信号进行处理。

10.根据权利要求9所述的数字下变频处理方法，其特征在于，所述FPGA模块接收所述前端射频模块发送的所述数字信号，根据本地时钟对所述数字信号的时钟进行调整，对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号，包括:

所述FPGA模块中的数字下变频单元分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带信号。

说明书

技术领域

本申请涉及无线通信技术领域，尤其涉及一种数字下变频处理方法及设备。

背景技术

软件无线电技术是利用软件来控制传统的“纯硬件电路”的无线电通信技术。软件无线电技术的出现是通信领域中继固定通信到移动通信，模拟通信到数字通信之后第三次技术革命。数字变频技术是无线通信系统中的关键技术。因此，通过软件方式来实现数字变频技术成为一种发展趋势。

数字变频技术包含数字上变频技术和数字下变频(DDC，Digital DownConverter)技术。这里主要以数字下变频技术为例进行研究。数字下变频技术的主要作用是从输入的宽带高速数字信号中提取所需要的窄带信号，将其下变频到数字零中频，并降低数字的采样率。

目前，通过软件方式实现下变频技术的方式有：通过专用集成电路方式实现数字下变频技术；通过数字信号处理器方式实现数字下变频技术等等。经研究发现，通过数字信号处理器方式实现数字下变频技术存在处理效率低、处理实时性差等问题。

发明内容

有鉴于此，本申请实施例提供了一种数字下变频处理方法及设备，用于提升数字下变频处理效率。

本申请实施例采用下述技术方案：

本申请实施例提供一种数字下变频处理设备，包括：前端射频模块、现场可编程门阵列FPGA模块和数字信号处理模块，其中：

所述前端射频模块，用于通过信号接收设备接收模拟信号；利用模数转换器对所述模拟信号进行处理，得到数字信号；通过所述前端射频模块与所述FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块；

所述FPGA模块，用于接收所述前端射频模块发送的所述数字信号；根据本地时钟对所述数字信号的时钟进行调整；对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号；将数字基带信号传输至所述数字信号处理模块；

所述数字信号处理模块，用于对接收到的所述数字基带处理信号进行处理。

本申请实施例还提供一种数字下变频处理方法，包括：

前端射频模块通过信号接收设备接收模拟信号，利用模数转换器对所述模拟信号进行处理，得到数字信号，通过所述前端射频模块与现场可编程门阵列FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块；

所述FPGA模块接收所述前端射频模块发送的所述数字信号，根据本地时钟对所述数字信号的时钟进行调整，对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号，将数字基带信号传输至数字信号处理模块；

所述数字信号处理模块对接收到的所述数字基带处理信号进行处理。

本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：

本申请实施例中记载的数字下变频处理设备采用前端射频、FPGA和数字信号处理结构，基于FPGA实现数字下变频，能够保证较高的运算速率，提升信号处理效率。

附图说明

此处所说明的附图用来提供对本说明书的进一步理解，构成本说明书的一部分，本说明书的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的一种数字下变频处理设备的结构示意图；

图2为本申请实施例提供的一种数字下变频处理设备中前端射频模块的结构示意图；

图3为本申请实施例提供的一种数字下变频处理设备中FPGA模块的结构示意图；

图4为本申请实施例提供的一种FPGA模块中数字下变频单元的结构示意图；

图5为本申请实施例提出的一种FPGA模块中数字下变频单元的工作原理示意图；

图6为本申请实施例提出的一种数字下变频处理方法的流程示意图。

具体实施方式

为了实现本申请的目的，本申请实施例提供了一种数字下变频处理方法及设备，包括：前端射频模块、现场可编程门阵列FPGA模块和数字信号处理模块，其中：所述前端射频模块，用于通过信号接收设备接收模拟信号；利用模数转换器对所述模拟信号进行处理，得到数字信号；通过所述前端射频模块与所述FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块；所述FPGA模块，用于接收所述前端射频模块发送的所述数字信号；根据本地时钟对所述数字信号的时钟进行调整；对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号；将数字基带信号传输至所述数字信号处理模块；所述数字信号处理模块，用于对接收到的所述数字基带处理信号进行处理。通过采用前端射频、FPGA和数字信号处理结构，基于FPGA实现数字下变频，能够保证较高的运算速率，提升信号处理效率。

需要说明的是，本申请实施例中对所包含的各个器件的使用型号不做具体限定。例如：本申请实施例中记载的FPGA可以选用EP4SE530芯片实现，也可以选用其他芯片实现，这里对于FPGA的选用芯片型号不做具体限定。再例如：本申请实施例中记载的数字信号处理模块可以选用OMAPL138芯片实现，也可以选用其他芯片实现，这里对于数字信号处理模块选用芯片的型号不做具体限定。

下面结合说明书附图对本申请各实施例作进一步地详细描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

图1为本申请实施例提供的一种数字下变频处理设备的结构示意图。所述数字下变频处理设备包括：前端射频模块101、现场可编程门阵列(Field Programmable GateArray，FPGA)模块102和数字信号处理模块103，其中：

所述前端射频模块101，用于通过信号接收设备1011接收模拟信号；利用模数转换器1012对所述模拟信号进行处理，得到数字信号；通过所述前端射频模块与所述FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块102；

所述FPGA模块102，用于接收所述前端射频模块发送的所述数字信号；根据本地时钟对所述数字信号的时钟进行调整；对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号；将数字基带信号传输至所述数字信号处理模块103；

所述数字信号处理模块103，用于对接收到的所述数字基带处理信号进行处理。

下面详细说明各个模块的具体内容。

本申请实施例中记载的所述前端射频模块可以包含信号接收设备1011、模数转换器(Analogue-to-Digital Converter；A/DC)1012、低噪声放大器1013、非递归型滤波器(Finite Impulse Response；FIR)1014、自动增益控制器(Automatic Gain Control；AGC)1015。

这里需要说明的是，本申请实施例中记载的信号接收设备可以理解为天线，还可以是信号输入设备，这里对于信号接收设备的类型不做具体限定。

图2为本申请实施例提供的一种数字下变频处理设备中前端射频模块的结构示意图。从图2中可以看出，前端射频模块作为数字接收机的前端，在接收到模拟信号之后，对模拟信号进行滤波、增益控制、模数转换处理，以得到高中频数字信号。

本申请实施例中记载的前端射频模块与FPGA模块之间通过总线连接。这里的总线可以包含数字总线和控制总线。数据总线用于连接前端射频模块中的模数转换器和FPGA模块中的直连(Data Direct IO；DDIO)接口。控制总线用于连接前端射频模块中的控制器和FPGA模块。

本申请实施例中记载的FPGA模块102包括：DDIO接口1021、时钟调整单元1022和数字下变频处理单元1023，其中：

所述DDIO接口1021，用于通过数据总线与所述前端射频模块中的所述模数转换器连接，接收所述前端射频模块发送的数字信号。

所述时钟调整单元1022，用于在确定所述数字信号的时钟与本地时钟不一致时，根据本地时钟对所述数字信号的时钟进行调整，使所述数字信号的时钟与本地时钟一致。

所述数字下变频处理单元1023，用于分别将所述数字信号与由数控振荡器(Numerically Controlled Oscillator；NCO)产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带信号。

具体地，DDIO接口作为前端射频模块中的模数转换器与FPGA模块之间的连接接口，其功能可以由FPGA内部的IP核完成，以便适应模数转换器和FPGA之间的高速接口连接。

较优地，DDIO接口还可以根据同步时钟戳以及频谱相位对接收到的数字信号进行分组，获得正交数字信号。

这里需要说明的是同步时钟戳可以是由FPGA中的时钟控制模块提供的，也可以是通过其他方式得到，这里不做具体限定。

进一步地，所述时钟调整单元在接收到DDIO接口发送的正交数字信号之后，可以根据同步时钟戳调整其接收到的正交数字信号的时钟，使正交数字信号的时钟一致。

本申请实施例中记载的时钟调整单元1022，一方面在接收到DDIO接口发送的数字信号的情况下，判断该数字信号的时钟是否与本地时钟一致，如果确定所述数字信号的时钟与本地时钟不一致时，根据本地时钟对所述数字信号的时钟进行调整，使所述数字信号的时钟与本地时钟一致；另一方面在接收到DDIO接口发送的数字信号的情况下，对该数字信号进行降速处理(上述记载的分组也可以理解为降速的一种方式)。例如：将接收到的至少一路数字信号(该数字信号为高速数字信号)变换为至少两路或者多路低速数字信号，在后续的处理中可以采用并行处理方式对得到的多路低速数字信号进行处理，进而提升信号处理效率。

进一步地，所述数字下变频处理单元在接收到时钟调整单元发送的正交数字信号之后，将两路正交数字信号与由NCO产生的相互正交的数字本振源信号的余弦波、正弦波分别相乘，并得到正交数字信号的两路正交的信号，进而对两路正交的信号进行混频处理，得到零中频的数字信号。

较优地，在本申请实施例中，所述FPGA模块还包括：时钟控制单元1024，其中：

所述时钟控制单元1024，用于产生不同的时钟信号，分别将产生的不同的所述时钟信号发送给所述前端射频模块中的模数转换器1022、所述FPGA模块中的时钟单元1025和所述数字信号处理模块103，使所述前端射频模块、所述FPGA模块和所述数字信号处理模块之间时钟同步。

具体地，在本申请实施例中，时钟控制单元主要用于保证所述前端射频模块、所述FPGA模块和所述数字信号处理模块之间时钟同步，可以由软件编程通过串行外设接口(Serial Peripheral Interface；SPI)来控制时钟控制单元产生所述前端射频模块、所述FPGA模块和所述数字信号处理模块等工作所需要的工作时钟。

例如：时钟控制单元可以产生不同频率、相位、占空比的时钟，分别将不同频率、相位、占空比的时钟发送给FPGA、数字信号处理模块和模数转换器。

图3为本申请实施例提供的一种数字下变频处理设备中FPGA模块的结构示意图。从图3中可以看出，在FPGA通过DDIO接口接收到数字信号之后，通过对数字信号进行预处理，之后利用数字下变频处理单元对预处理之后的数字信号进行变频处理，得到零中频的数字基带信号。

下面详细说明本申请实施例中记载的数字下变频处理单元的结构以及工作原理。

图4为本申请实施例提供的一种FPGA模块中数字下变频单元的结构示意图。所述数字下变频处理单元包括：NCO401、处理器402和抽取滤波器403，其中：

所述NCO401，用于产生相互正交的数字本振源信号的余弦波、正弦波；

所述处理器402，用于分别将所述数字信号与由所述NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号；分别对所述两路正交的信号进行混频处理，并将得到的混频信号传输至所述抽取滤波器；

所述抽取滤波器403，用于接收所述混频信号，并滤除混频过程中产生的谐波分量，得到零中频的数字基带信号。

较优地，所述数字下变频处理单元还包括：数字滤波器404，其中：

所述数字滤波器404，用于分别对得到两路正交的信号进行滤波处理。

具体地，本申请实施例中记载的NCO的性能好坏直接影响整个调制解调的性能。本申请实施例中NCO产生的相互正交的数字本振源信号的余弦波、正弦波，通常可以采用坐标旋转数字计算法和查表法得到。这里以查表法为例进行说明。首先，NCO根据相位值计算得到与相位值对应的正余弦信息数据，并建立相位值与正弦信息数据、余弦信息数据之间的映射关系，NCO可以将这种映射关系存储在ROM中。其次，NCO在产生数字本振源信号之后，可以根据数字本振源信号的相位值和ROM中存储的映射关系，得到数字本振源信号对应的正弦波和余弦波。

图5为本申请实施例提供的一种FPGA模块中数字下变频单元的工作原理示意图。

从图5中可以看出，时钟调整单元将接收到的高速数字信号变换成两路低速数字信号(这里需要说明的是，本申请实施例以一路高速数字信号变换成两路低速数字信号为例进行说明，至于实际应用中一路高速数字信号变换成几路低速数字信号可以根据实际需要确定，这里不做具体限定)，其中，一路低速信号与NCO产生的余弦波相乘，并在经过数字滤波器处理之后，得到I路信号；另一路低速信号与NCO产生的正弦波相乘，并在经过数字滤波器处理之后，得到Q路信号；I路信号和Q路信号传输至抽取滤波器，进行降速、整形处理，得到零中频的数字基带信号，输出至数字信号处理模块。

通过本申请实施例提供的数字下变频设备，该数字下变频设备包括：前端射频模块、现场可编程门阵列FPGA模块和数字信号处理模块，其中：所述前端射频模块，用于通过信号接收设备接收模拟信号；利用模数转换器对所述模拟信号进行处理，得到数字信号；通过所述前端射频模块与所述FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块；所述FPGA模块，用于接收所述前端射频模块发送的所述数字信号；根据本地时钟对所述数字信号的时钟进行调整；对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号；将数字基带信号传输至所述数字信号处理模块；所述数字信号处理模块，用于对接收到的所述数字基带处理信号进行处理。通过采用前端射频、FPGA和数字信号处理结构，基于FPGA实现数字下变频，能够保证较高的运算速率，提升信号处理效率。

基于同一个发明构思，图6为本申请实施例提供的一种数字下变频处理方法的流程示意图。所述处理方法可以如下所示。

步骤601：前端射频模块通过信号接收设备接收模拟信号。

步骤602：前端射频模块利用模数转换器对所述模拟信号进行处理，得到数字信号，并通过所述前端射频模块与现场可编程门阵列FPGA模块之间的数据总线将所述数字信号传输至所述FPGA模块。

步骤603：所述FPGA模块接收所述前端射频模块发送的所述数字信号，根据本地时钟对所述数字信号的时钟进行调整，对调整后的所述数字信号进行下变频处理，得到零中频的数字基带信号，将数字基带信号传输至数字信号处理模块。

具体地，所述FPGA模块中的直连DDIO接口通过数据总线与所述前端射频模块中的所述模数转换器连接，接收所述前端射频模块发送的数字信号。

所述FPGA模块中的所述时钟调整单元在确定所述数字信号的时钟与本地时钟不一致时，根据本地时钟对所述数字信号的时钟进行调整，使所述数字信号的时钟与本地时钟一致。

所述FPGA模块中的数字下变频单元分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带信号。

步骤604：所述数字信号处理模块对接收到的所述数字基带处理信号进行处理。

在本申请实施例中，通过采用前端射频、FPGA和数字信号处理结构，基于FPGA实现数字下变频，能够保证较高的运算速率，提升信号处理效率。

需要说明的是，本申请实施例中各个步骤的实现方式可以采用上述实施例中记载的方案，这里不再一一赘述。

在20世纪90年代，对于一个技术的改进可以很明显地区分是硬件上的改进(例如，对二极管、晶体管、开关等电路结构的改进)还是软件上的改进(对于方法流程的改进)。然而，随着技术的发展，当今的很多方法流程的改进已经可以视为硬件电路结构的直接改进。设计人员几乎都通过将改进的方法流程编程到硬件电路中来得到相应的硬件电路结构。因此，不能说一个方法流程的改进就不能用硬件实体模块来实现。例如，可编程逻辑器件(Programmable Logic Device,PLD)(例如现场可编程门阵列(Field Programmable GateArray，FPGA))就是这样一种集成电路，其逻辑功能由用户对器件编程来确定。由设计人员自行编程来把一个数字系统“集成”在一片PLD上，而不需要请芯片制造厂商来设计和制作专用的集成电路芯片。而且，如今，取代手工地制作集成电路芯片，这种编程也多半改用“逻辑编译器(logic compiler)”软件来实现，它与程序开发撰写时所用的软件编译器相类似，而要编译之前的原始代码也得用特定的编程语言来撰写，此称之为硬件描述语言(Hardware Description Language，HDL)，而HDL也并非仅有一种，而是有许多种，如ABEL(Advanced Boolean Expression Language)、AHDL(Altera Hardware DescriptionLanguage)、Confluence、CUPL(Cornell University Programming Language)、HDCal、JHDL(Java Hardware Description Language)、Lava、Lola、MyHDL、PALASM、RHDL(RubyHardware Description Language)等，目前最普遍使用的是VHDL(Very-High-SpeedIntegrated Circuit Hardware Description Language)与Verilog。本领域技术人员也应该清楚，只需要将方法流程用上述几种硬件描述语言稍作逻辑编程并编程到集成电路中，就可以很容易得到实现该逻辑方法流程的硬件电路。

控制器可以按任何适当的方式实现，例如，控制器可以采取例如微处理器或处理器以及存储可由该(微)处理器执行的计算机可读程序代码(例如软件或固件)的计算机可读介质、逻辑门、开关、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑控制器和嵌入微控制器的形式，控制器的例子包括但不限于以下微控制器：ARC 625D、Atmel AT91SAM、Microchip PIC18F26K20以及Silicone Labs C8051F320，存储器控制器还可以被实现为存储器的控制逻辑的一部分。本领域技术人员也知道，除了以纯计算机可读程序代码方式实现控制器以外，完全可以通过将方法步骤进行逻辑编程来使得控制器以逻辑门、开关、专用集成电路、可编程逻辑控制器和嵌入微控制器等的形式来实现相同功能。因此这种控制器可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构。或者甚至，可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。

上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机。具体的，计算机例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本申请可以在由计算机执行的计算机可执行指令的一般上下文中描述，例如程序模块。一般地，程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等等。也可以在分布式计算环境中实践本申请，在这些分布式计算环境中，由通过通信网络而被连接的远程处理设备来执行任务。在分布式计算环境中，程序模块可以位于包括存储设备在内的本地和远程计算机存储介质中。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

一种数字下变频处理方法及设备专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。