专利摘要
一种纳米线堆叠结构，所述纳米线堆叠结构形成于第一半导体层上且由第二半导体层构成；所述纳米线堆叠结构包括至少一个纳米线组和相对的两个半导体基体，每一纳米线组包括至少两个纳米线，各所述纳米线分立，各所述纳米线包括第一端和第二端，各所述第一端和所述第二端分别接于各所述半导体基体，在同一所述纳米线组内，各所述纳米线在所述第一半导体层上的投影重合。还提供了一种纳米线堆叠结构的形成方法。利于增加集成度。
权利要求
1.一种纳米线堆叠结构，其特征在于：所述纳米线堆叠结构形成于第一半导体层上且由第二半导体层构成；所述纳米线堆叠结构包括至少一个纳米线组和相对的两个半导体基体，每一纳米线组包括至少两个纳米线，各所述纳米线分立，各所述纳米线包括第一端和第二端，各所述第一端和所述第二端分别接于各所述半导体基体，在同一所述纳米线组内，各所述纳米线在所述第一半导体层上的投影重合。
2.根据权利要求1所述的纳米线堆叠结构，其特征在于：所述第一半导体层材料为硅或掺杂硅时，所述第二半导体层为硅或掺杂硅。
3.根据权利要求1所述的纳米线堆叠结构，其特征在于：所述纳米线具有光滑表面。
4.根据权利要求1所述的纳米线堆叠结构，其特征在于：不同的所述投影之间的距离小于光刻工艺的临界尺寸。
5.一种纳米线堆叠结构的形成方法，其特征在于，包括：
在第一半导体层上形成掩膜叠层及嵌入所述掩膜叠层中的第二半导体层，所述第二半导体层的上表面低于所述掩膜叠层的的上表面，以暴露所述掩膜叠层的部分内壁，所述掩膜叠层包括至少三个第一膜层，各所述第一膜层之间夹有第二膜层，所述第一膜层材料异于所述第二膜层材料；
以第一硬掩膜确定纳米线区，所述第一硬掩膜覆盖所述纳米线区两侧的所述第二半导体层及接于所述第二半导体层的所述掩膜叠层并在所述纳米线区内形成侧墙掩膜，所述侧墙掩膜附着于所述部分内壁上，并暴露部分区域的所述第二半导体层，所述第一硬掩膜材料异于所述第一膜层材料；
去除暴露的所述部分区域内的所述第二半导体层，以形成空腔；
以平坦化的第二硬掩膜填充所述空腔并覆盖接于所述空腔的所述第二半导体层，所述第二硬掩膜材料异于所述第一膜层材料；
以第一抗蚀剂层暴露至少接于所述纳米线区内所述第二半导体层的部分宽度的所述掩膜叠层，以暴露所述第一膜层和所述第二膜层；
去除所述第一膜层，并暴露承载所述侧墙掩膜的部分所述第二半导体层的表面，在所述表面的法线方向上，以所述第二膜层为掩膜，去除所述部分所述第二半导体层。
6.根据权利要求5所述的方法，其特征在于，形成掩膜叠层及嵌入其中的第二半导体层的步骤包括：
在第一半导体层上形成掩膜叠层，所述掩膜叠层包括至少三个第一膜层，各所述第一膜层之间夹有第二膜层；
确定基区，并去除所述基区内的所述掩膜叠层，以暴露所述第一半导体层；
在暴露的所述第一半导体层上形成第二半导体层；
去除部分高度的所述第二半导体层，使所述第二半导体层的上表面低于所述掩膜叠层的的上表面，以暴露所述掩膜叠层的部分内壁。
7.根据权利要求5所述的方法，其特征在于，形成所述第一硬掩膜的步骤包括：
形成第一掩膜层，以覆盖所述掩膜叠层和所述第二半导体层，所述第一掩膜层材料异于所述第一膜层材料；
以第二抗蚀剂层暴露纳米线区，所述第二抗蚀剂层覆盖所述纳米线区两侧的所述第二半导体层及接于所述第二半导体层的所述掩膜叠层；
刻蚀所述纳米线区内的所述第一掩膜层，以在所述纳米线区内暴露所述掩膜叠层并形成侧墙掩膜，所述侧墙掩膜附着于所述部分内壁上。
8.根据权利要求5所述的方法，其特征在于，形成平坦化的所述第二硬掩膜的步骤包括：
形成第二膜层，所述第二膜层覆盖所述第二半导体层、所述掩膜叠层及所述空腔的侧壁及底壁；
在所述第二膜层上形成第一膜层，以填充所述空腔；
平坦化所述第一膜层和所述第二膜层，以暴露所述掩膜叠层。
9.根据权利要求5所述的方法，其特征在于，在去除所述第一膜层后，还包括：
在暴露的承载所述侧墙掩膜的部分所述第二半导体层上形成异质区，所述异质区材料异于所述第二半导体层材料；
以所述第二膜层为掩膜，去除所述异质区，在所述部分所述第二半导体层表面的法线方向上，所述异质区贯穿所述第二半导体层。
10.根据权利要求9所述的方法，其特征在于：以氧化工艺形成所述异质区。
11.根据权利要求5所述的方法，其特征在于，还包括：
去除所述第二膜层、所述第一硬掩膜和所述第二硬掩膜，以形成纳米线堆叠基体；
对所述纳米线堆叠基体执行退火操作。
12.根据权利要求11所述的方法，其特征在于：在H2或He气氛下，执行所述退火操作。
13.根据权利要求5所述的方法，其特征在于：嵌入所述掩膜叠层中的第二半导体层的最小宽度为光刻工艺的临界尺寸。
14.根据权利要求5至13中任一项所述的方法，其特征在于，在形成所述空腔和所述第二掩膜层的步骤之间，还包括：切割所述纳米线区两侧的所述第二半导体层。
15.根据权利要求5至13中任一项所述的方法，其特征在于：所述第一半导体层材料为硅或掺杂硅时，所述第二半导体层为硅或掺杂硅。
16.根据权利要求5至13中任一项所述的方法，其特征在于：所述第一膜层材料为氧化硅时，所述第二膜层材料、所述第一硬掩膜材料和所述第二硬掩膜中接于所述空腔的部分材料均为氮化硅。
17.一种半导体层图形化方法，其特征在于，包括：
在半导体层上形成掩膜，所述掩膜暴露部分所述半导体层；
在暴露的所述半导体层上形成异质区，所述异质区材料异于所述半导体层材料；
去除所述异质区。
18.根据权利要求17所述的方法，其特征在于，在半导体层上形成所述掩膜的步骤包括：
在半导体衬底上形成掩膜叠层，所述掩膜叠层包括至少两个第一膜层，各所述第一膜层之间夹有第二膜层，所述第一膜层材料异于所述第二膜层材料；
确定基区并去除所述基区内的所述掩膜叠层，以暴露所述半导体衬底；
在暴露的所述半导体衬底上形成半导体层；
去除所述第一膜层，以暴露部分所述半导体层。
19.根据权利要求17或18所述的方法，其特征在于：以氧化工艺形成所述异质区。
20.根据权利要求17所述的方法，其特征在于：所述半导体衬底为硅或掺杂硅时，所述半导体层包括硅或掺杂硅。
说明书
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种纳米线堆叠结构及其形成方法和半导体层图形化方法。
背景技术
随着半导体器件的临界尺寸越来越小，由于结构及性能上的特殊性，纳米线在半导体器件方面具有潜在的应用前景，使其成为当前国际前沿的研究热点。特别地，在VLSI(超大规模集成电路)领域，由于纳米线具有高度比例缩小的特性以及短沟道控制特性，而被高度重视。
但是，目前，制得的各所述纳米线都是直接形成于半导体基底上，使得对所述半导体基底的利用相对有限，为更好地应用纳米线利于缩小比例的特性，如果除形成于半导体基底上的纳米线之外，还有一种形成于半导体基底上方的纳米线，即可减小承载相同数目纳米线所需的半导体基底的面积，利于在具有同样面积的半导体基底上制造更多的半导体器件，增加集成度。
发明内容
为了解决上述问题，本发明提供了一种纳米线堆叠结构及其形成方法，利于增加集成度。
本发明提供的一种纳米线堆叠结构，所述纳米线堆叠结构形成于第一半导体层上且由第二半导体材料构成；所述纳米线堆叠结构包括至少一个纳米线组和相对的两个半导体基体，每一纳米线组包括至少两个纳米线，各所述纳米线分立，各所述纳米线包括第一端和第二端，各所述第一端和所述第二端分别接于各所述半导体基体，在同一所述纳米线组内，各所述纳米线在所述第一半导体层上的投影重合。
可选地，所述第一半导体层材料为硅或掺杂硅时，所述第二半导体层为硅或掺杂硅。
可选地，所述纳米线具有光滑表面。
可选地，不同的所述投影之间的距离小于光刻工艺的临界尺寸。
本发明提供的一种纳米线堆叠结构的形成方法，包括：
在第一半导体层上形成掩膜叠层及嵌入所述掩膜叠层中的第二半导体层，所述第二半导体层的上表面低于所述掩膜叠层的的上表面，以暴露所述掩膜叠层的部分内壁，所述掩膜叠层包括至少三个第一膜层，各所述第一膜层之间夹有第二膜层，所述第一膜层材料异于所述第二膜层材料；
以第一硬掩膜确定纳米线区，所述第一硬掩膜覆盖所述纳米线区两侧的所述第二半导体层及接于所述第二半导体层的所述掩膜叠层并在所述纳米线区内形成侧墙掩膜，所述侧墙掩膜附着于所述部分内壁上，并暴露部分区域的所述第二半导体层，所述第一硬掩膜材料异于所述第一膜层材料；
去除暴露的所述部分区域内的所述第二半导体层，以形成空腔；
以平坦化的第二硬掩膜填充所述空腔并覆盖接于所述空腔的所述第二半导体层，所述第二硬掩膜材料异于所述第一膜层材料；
以第一抗蚀剂层暴露至少接于所述纳米线区内所述第二半导体层的部分宽度的所述掩膜叠层，以暴露所述第一膜层和所述第二膜层；
去除所述第一膜层，并暴露承载所述侧墙掩膜的部分所述第二半导体层的表面，在所述表面的法线方向上，以所述第二膜层为掩膜，去除所述部分所述第二半导体层。
可选地，形成掩膜叠层及嵌入其中的第二半导体层的步骤包括：
在第一半导体层上形成掩膜叠层，所述掩膜叠层包括至少三个第一膜层，各所述第一膜层之间夹有第二膜层；
确定基区，并去除所述基区内的所述掩膜叠层，以暴露所述第一半导体层；
在暴露的所述第一半导体层上形成第二半导体层；
去除部分高度的所述第二半导体层，使所述第二半导体层的上表面低于所述掩膜叠层的的上表面，以暴露所述掩膜叠层的部分内壁。
可选地，形成所述第一硬掩膜的步骤包括：
形成第一掩膜层，以覆盖所述掩膜叠层和所述第二半导体层，所述第一掩膜层材料异于所述第一膜层材料；
以第二抗蚀剂层暴露纳米线区，所述第二抗蚀剂层覆盖所述纳米线区两侧的所述第二半导体层及接于所述第二半导体层的所述掩膜叠层；
刻蚀所述纳米线区内的所述第一掩膜层，以在所述纳米线区内暴露所述掩膜叠层并形成侧墙掩膜，所述侧墙掩膜附着于所述部分内壁上。
可选地，形成平坦化的所述第二硬掩膜的步骤包括：
形成第二膜层，所述第二膜层覆盖所述第二半导体层、所述掩膜叠层及所述空腔的侧壁及底壁；
在所述第二膜层上形成第一膜层，以填充所述空腔；
平坦化所述第一膜层和所述第二膜层，以暴露所述掩膜叠层。
可选地，在去除所述第一膜层后，还包括：
在暴露的承载所述侧墙掩膜的部分所述第二半导体层上形成异质区，所述异质区材料异于所述第二半导体层材料；
以所述第二膜层为掩膜，去除所述异质区，在所述部分所述第二半导体层表面的法线方向上，所述异质区贯穿所述第二半导体层。
可选地，以氧化工艺形成所述异质区。
可选地，还包括：
去除所述第二膜层、所述第一硬掩膜和所述第二硬掩膜，以形成纳米线堆叠基体；
对所述纳米线堆叠基体执行退火操作。
可选地，在H2或He气氛下，执行所述退火操作。
可选地，嵌入所述掩膜叠层中的第二半导体层的最小宽度为光刻工艺的临界尺寸。
可选地，在形成所述空腔和所述第二掩膜层的步骤之间，还包括：切割所述纳米线区两侧的所述第二半导体层。
可选地，所述第一半导体层材料为硅时，所述第二半导体材料为掺杂硅。
可选地，所述第一膜层材料为氧化硅时，所述第二膜层材料、所述第一硬掩膜材料和所述第二硬掩膜中接于所述空腔的部分材料均为氮化硅。
本发明提供的一种半导体层图形化方法，包括：
在半导体层上形成掩膜，所述掩膜暴露部分所述半导体层；
在暴露的所述半导体层上形成异质区，所述异质区材料异于所述半导体层材料；
去除所述异质区。
可选地，在半导体层上形成所述掩膜的步骤包括：
在半导体衬底上形成掩膜叠层，所述掩膜叠层包括至少两个第一膜层，各所述第一膜层之间夹有第二膜层，所述第一膜层材料异于所述第二膜层材料；
确定基区并去除所述基区内的所述掩膜叠层，以暴露所述半导体衬底；
在暴露的所述半导体衬底上形成半导体层；
去除所述第一膜层，以暴露部分所述半导体层。
可选地，以氧化工艺形成所述异质区。
可选地，所述半导体衬底为硅或掺杂硅时，所述半导体层包括硅或掺杂硅。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
通过使每一纳米线组包括至少两个纳米线，各所述纳米线分立，在同一所述纳米线组内，各所述纳米线在所述第一半导体层上的投影重合，可在所述半导体基底上方形成纳米线，利于减小承载相同数目所述纳米线所需的所述半导体基底的面积，而在具有同样面积的所述半导体基底上制造更多的器件，增加集成度。
附图说明
图1至图4所示为本发明纳米线堆叠结构实施例的俯视图和分别沿AA’、BB’、CC’方向的剖视图；
图5和图6分别为本发明纳米线堆叠结构的形成方法实施例中形成掩膜叠层后的俯视图和沿BB’方向的剖视图；
图7至图9分别为本发明纳米线堆叠结构的形成方法实施例中确定基区后的俯视图和沿从’和BB’方向的剖视图；
图10至图12分别为本发明纳米线堆叠结构的形成方法实施例中形成第二半导体层后的俯视图和沿AA’和BB’方向的剖视图；
图13至图15分别为本发明纳米线堆叠结构的形成方法实施例中暴露掩膜叠层的部分内壁后的俯视图和沿AA’和BB’方向的剖视图；
图16至图18分别为本发明纳米线堆叠结构的形成方法实施例中形成第一掩膜层后的俯视图和沿AA’和BB’方向的剖视图；
图19至图21分别为本发明纳米线堆叠结构的形成方法实施例中形成纳米线区后的俯视图和沿AA’和BB’方向的剖视图；
图22至图24分别为本发明纳米线堆叠结构的形成方法实施例中形成侧墙掩膜后的俯视图和沿AA’和BB’方向的剖视图；
图25至图27分别为本发明纳米线堆叠结构的形成方法实施例中形成空腔后的俯视图和沿AA’和BB’方向的剖视图；
图28至图30分别为本发明纳米线堆叠结构的形成方法实施例中形成第二掩膜层后的俯视图和沿AA’和BB’方向的剖视图；
图31至图33分别为本发明纳米线堆叠结构的形成方法实施例中平坦化第二掩膜层后的俯视图和沿AA’和BB’方向的剖视图；
图34至图36分别为本发明纳米线堆叠结构的形成方法实施例中暴露第一膜层和第二膜层后的俯视图和沿AA’和BB’方向的剖视图；
图37至图39分别为本发明纳米线堆叠结构的形成方法实施例中去除第一膜层后的俯视图和沿AA’和BB’方向的剖视图；
图40至图42分别为本发明纳米线堆叠结构的形成方法实施例中形成异质区后的俯视图和沿AA’和BB’方向的剖视图；
图43至图46分别为本发明纳米线堆叠结构的形成方法实施例中形成纳米线堆叠结构后的俯视图和沿AA’、BB’和CC’方向的剖视图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
本发明提供了一种纳米线堆叠结构。如图1至图4所示，所述纳米线堆叠结构形成于第一半导体层100上且由第二半导体120材料构成；所述纳米线堆叠结构包括至少一个纳米线组140(图2中虚框标示的部分)和相对的两个半导体基体160，每一纳米线组140包括至少两个纳米线142，各所述纳米线142分立，各所述纳米线142包括第一端和第二端，各所述第一端和所述第二端分别接于各所述半导体基体160，在同一所述纳米线组140内，各所述纳米线142在所述第一半导体层100上的投影重合。
其中，所述第一半导体层100可为硅衬底，优选地，所述第一半导体层100为硅外延层，所述第一半导体层100也可为绝缘体上硅(SOI)；此时，所述第二半导体120材料为掺杂硅，所述掺杂硅包括经离子注入工艺已完成离子掺杂的硅材料(可以是N型或P型的硅材料，如，掺杂硼、磷或砷的硅材料)以及经外延生长工艺(如在生成硅的反应物中掺入包含掺杂离子成分的反应物)直接形成掺杂的硅材料(如对于PMOS器件，所述硅材料可为Si1-xGex，其中，X的取值范围可为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件，所述硅材料可为Si∶C，其中，C的原子数百分比的取值范围可为0.2％～2％，如0.5％、1％或1.5％)。
需说明的是，所述第一半导体层100材料和所述第二半导体120材料也可以相同。所述第一半导体层100材料也可为掺杂硅，所述掺杂硅与上述掺杂硅相同；所述第二半导体120材料也可为硅，不再赘述。
所述纳米线142具有光滑表面。本文件内，所述光滑表面意指所述纳米线142中垂直于其长度方向的截面没有凸出的尖角。即，所述截面可为图2所示的圆形，也可为椭圆形，还可为将矩形或方形进行圆角化所获得的图形。所述纳米线142具有光滑表面，利于在所述纳米线142表面形成均匀的钝化层(如铪基氧化层)，可在利用所述纳米线142形成半导体器件且以所述钝化层作为栅介质层时，提供均匀的所述栅介质层，以优化所述半导体器件的性能。
不同的所述投影之间的距离小于光刻工艺的临界尺寸。实践中，所述第二半导体120材料可嵌于牺牲材料中，所述第二半导体120材料的上表面低于所述牺牲材料的上表面(本文件内，所述上表面意指所述第二半导体120材料或所述牺牲材料中平行于所述第一半导体层100的侧面)，此时，所述第二半导体120材料可具有光刻工艺的临界尺寸；再利用所述牺牲材料的上表面与所述第二半导体120材料的上表面之间的高度差，在所述第二半导体120材料上形成接于所述牺牲材料的侧墙掩膜，以各向异性刻蚀工艺去除所述侧墙掩膜暴露的所述第二半导体120材料，可形成纳米线基体(此时，可同时形成两个所述纳米线基体)，将所述纳米线基体处理成分立的结构后(具体方法如下面的实施例中所述)，可形成所述纳米线组140(此时，可同时形成两个所述纳米线组140，每一所述纳米线组140包含至少两个所述纳米线142)；可见，两个所述纳米线组140均由所述第二半导体120材料构成，在所述第二半导体120材料具有光刻工艺的临界尺寸时，不同的所述投影之间的距离小于光刻工艺的临界尺寸。
图1至图4所示的纳米线堆叠结构均包括了两个所述纳米线组140。在形成图示的两个所述纳米线组140后，再将两个所述纳米线组140断开，即可获得包含一个所述纳米线组140的所述纳米线堆叠结构。在断开处，可填充有绝缘材料。
本发明还提供了一种纳米线堆叠结构的形成方法。
首先，如图5和图6所示，在第一半导体层200上间隔形成第一膜层220和第二膜层240，以形成掩膜叠层，所述掩膜叠层包括至少三个第一膜层220，各所述第一膜层220之间夹有第二膜层240。可以沉积工艺形成所述掩膜叠层。可采用化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺执行所述沉积操作。
所述第一半导体层200可为硅衬底，优选地，所述第一半导体层200为硅外延层，所述第一半导体层200也可为绝缘体上硅(SOI，silicon oninsulator)。所述第一膜层220材料异于所述第二膜层240材料。本实施例中，所述第一膜层220材料可为氮化硅或氧化硅，优选为氧化硅，在所述第一膜层220材料为氧化硅时，所述第二膜层240材料可为氮化硅。
随后，如图7至图9所示，确定基区202，并去除所述基区200内的所述掩膜叠层，以暴露所述第一半导体层200。在所述基区202内形成上述纳米线堆叠结构。为使所述纳米线堆叠结构的尺寸尽量小，优选地，所述基区202可具有光刻工艺的临界尺寸。可利用各向异性刻蚀工艺执行所述去除操作。
再后，如图10至图12所示，在暴露的所述第一半导体层200上形成第二半导体层260。所述第二半导体层260为掺杂硅。形成所述掺杂硅的步骤可包括：形成本体硅；对所述本体硅执行离子注入操作，以使所述本体硅形成N型或P型的硅材料，如，掺杂硼、磷或砷的硅材料。可以外延生长工艺形成所述本体硅，所述本体硅可为单晶硅。此外，也可直接以外延生长工艺(如在生成所述本体硅的反应物中掺入包含掺杂离子成分的反应物)形成掺杂的硅材料，如，对于PMOS器件，所述硅材料可为Si1-xGex，其中，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件，所述硅材料可为Si∶C，其中，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。
所述第一半导体层200材料和所述第二半导体层260材料也可以相同。所述第一半导体层200材料也可为掺杂硅，所述掺杂硅与上述掺杂硅相同，所述第二半导体层260材料也可为硅，不再赘述。
再平坦化所述第二半导体层260，以暴露所述第一膜层220。可以化学机械研磨(CMP)工艺执行所述平坦化操作。
然后，如图13至图15所示，去除部分高度的所述第二半导体层260，使所述第二半导体层260的上表面262低于所述掩膜叠层的的上表面220，以暴露所述掩膜叠层的部分内壁264。可以各向异性刻蚀工艺执行所述去除操作。
随后，以第一硬掩膜确定纳米线区。形成所述第一硬掩膜的步骤包括：
如图16至图18所示，形成第一掩膜层242，以覆盖所述掩膜叠层和所述第二半导体层260，所述第一掩膜层242材料异于所述第一膜层220材料；所述第一膜层220材料为氧化硅时，所述第一硬掩膜242材料可为氮化硅。
如图19至图21所示，以抗蚀剂层244(如光刻胶，此抗蚀剂层244为前文的第二抗蚀剂层)暴露纳米线区246，所述抗蚀剂层244覆盖所述纳米线区246两侧的所述第二半导体层260及接于所述第二半导体层260的所述掩膜叠层；可见，所述纳米线区246只包含所述第二半导体层260的一部分。所述纳米线区246为用以形成纳米线的区域，所述纳米线区246可根据设计目的及设计规则确定。
如图22至图24所示，刻蚀所述纳米线区246内的所述第一掩膜层242，以在所述纳米线区246内暴露所述掩膜叠层并形成侧墙掩膜248，所述侧墙掩膜248附着于所述部分内壁264上。在形成所述侧墙掩膜248后，所述第二半导体层260只暴露部分区域。
形成所述第一硬掩膜后，去除所述抗蚀剂层244。
再后，如图25至图27所示，去除暴露的所述部分区域的所述第二半导体层260，以形成空腔266。可采用各向异性刻蚀工艺形成所述空腔266。
形成所述空腔266后，剩余的所述第二半导体层260形成纳米线基体，其中，所述纳米线基体中位于所述纳米线区246中的部分用以形成纳米线(组)，且位于不同的所述侧墙掩膜248之下的所述第二半导体层260用以形成不同的纳米线组。可见，所述纳米线基体为所述第二半导体层260中的一部分，由于所述第二半导体层260可为光刻工艺的最小尺寸，则所述第二半导体层260中用以形成不同的纳米线组的部分之间的距离可小于所述光刻工艺的最小尺寸。继而，可在形成所述纳米线组后，不同的所述纳米线组在所述第一半导体层200上具有不同的投影，不同的所述投影之间的距离可小于光刻工艺的临界尺寸。
随后，以平坦化的第二硬掩膜填充所述空腔并覆盖接于所述空腔的所述第二半导体层，所述第二硬掩膜材料异于所述第一膜层材料。形成平坦化的所述第二硬掩膜的步骤包括：
如图28至图30所示，首先，形成第二膜层240，所述第二膜层240覆盖所述第二半导体层260、所述掩膜叠层及所述空腔266的侧壁及底壁；然后，在所述第二膜层240上形成第一膜层220，以填充所述空腔266。在其他实施例中，所述第二掩膜层可为所述第二膜层240，不再赘述。即，所述第二掩膜层材料既可为层叠的所述第一膜层220和所述第二膜层240(此时，所述第二掩膜层以所述第二膜层240接于所述空腔)，也可为所述第二膜层240。换言之，所述第二掩膜层材料异于所述第一膜层220材料。
如图31至图33所示，平坦化所述第一膜层220和所述第二膜层240，以暴露所述掩膜叠层。
所述第一膜层220材料为氧化硅时，至少所述第二硬掩膜中接于所述空腔的部分材料均为氮化硅。
如图34至图36所示，以抗蚀剂层280(此抗蚀剂层280为前文中的第一抗蚀剂层)暴露至少接于所述纳米线区246内所述第二半导体层260的部分宽度的所述掩膜叠层；以各向异性刻蚀工艺去除暴露的所述掩膜叠层，以暴露所述第一膜层220和所述第二膜层240。
随后，去除所述抗蚀剂层268，并如图37至图39所示，去除所述第一膜层220，以暴露部分所述第二半导体层260。可以各向同性刻蚀工艺(如湿法清洗)执行所述去除操作。
再后，如图40至图42所示，在暴露的所述第二半导体层260上形成异质区280，在暴露的承载所述侧墙掩膜的部分所述第二半导体层260的表面的法线方向(即AA’方向)上，所述异质区280贯穿所述第二半导体层260。其中，所述异质区材料异于所述第二半导体层260材料，所述第二半导体层260材料为硅或掺杂硅时，可以氧化工艺形成所述异质区280，即，所述异质区280可为氧化硅。
然后，如图43至图46所示，去除所述异质区280以及所述第二膜层240、所述第一硬掩膜242和所述第二硬掩膜，以形成纳米线堆叠基体；并对所述纳米线堆叠基体执行退火操作，即可形成前述纳米线堆叠结构。在其他实施例中，也可以各向同性刻蚀工艺去除暴露的所述第二半导体层260，继而再在去除所述第二膜层240、所述第一硬掩膜242和所述第二硬掩膜后，形成纳米线堆叠基体。
具体地，在H2或He气氛下，执行所述退火操作。所述退火操作可使纳米线具有光滑表面，以利于在所述纳米线表面形成均匀的钝化层(如铪基氧化层)，可在利用所述纳米线形成半导体器件且以所述钝化层作为栅介质层时，提供均匀的所述栅介质层，以优化所述半导体器件的性能。
用上述方法形成的纳米线堆叠结构均包括了两个所述纳米线组。在形成两个所述纳米线组后，再将两个所述纳米线组断开，即可获得包含一个所述纳米线组的所述纳米线堆叠结构。可采用切割操作断开两个所述纳米线组。可在形成所述空腔和所述第二掩膜层的步骤之间执行所述切割操作，可利用所述第二掩膜层填充因所述切割操作而形成的缝隙，可不会由于所述切割操作而暴露更多的所述第二半导体层。
本发明还提供了一种半导体层图形化方法，包括：
首先，在半导体层上形成掩膜，所述掩膜暴露部分所述半导体层；随后，在暴露的所述半导体层上形成异质区，所述异质区材料异于所述半导体层材料；再后，去除所述异质区。
其中，所述半导体层可为硅或掺杂硅，所述掩膜可为氮化硅或氧化硅；可以氧化工艺形成所述异质区，此时，所述异质区材料为氧化硅。可以各向异性刻蚀工艺去除所述异质区。
此外，在半导体层上形成所述掩膜的步骤还可包括：
首先，在半导体衬底上形成掩膜叠层，所述掩膜叠层包括至少两个第一膜层，各所述第一膜层之间夹有第二膜层，所述第一膜层材料异于所述第二膜层材料；随后，确定基区并去除所述基区内的所述掩膜叠层，以暴露所述半导体衬底；然后，在暴露的所述半导体衬底上形成半导体层；再后，去除所述第一膜层，以暴露部分所述半导体层。
其中，所述半导体衬底可为硅衬底、绝缘体上硅或硅外延层。本实施例中，所述第一膜层材料可为氮化硅或氧化硅，优选为氧化硅，在所述第一膜层材料为氧化硅时，所述第二膜层材料可为氮化硅。所述基区可具有光刻工艺的临界尺寸。可利用相应的刻蚀工艺(如各向同性或各向异性刻蚀工艺)执行所述去除操作。
先使待去除的部分所述半导体层形成所述异质区，再去除所述异质区以去除部分所述半导体层进而图形化所述半导体层，可使所述异质区主要形成于所述掩膜暴露的区域，而对所述掩膜覆盖的区域只产生较小影响，利于在去除所述异质区后，对所述掩膜覆盖的区域只产生较小的侧蚀，利于较精确地在所述半导体层上转移掩膜图形。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
一种纳米线堆叠结构及其形成方法和半导体层图形化方法专利购买费用说明
Q：办理专利转让的流程及所需资料
A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。
1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。
2：按规定缴纳著录项目变更手续费。
3：同时提交相关证明文件原件。
4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。
Q:专利著录项目变更费用如何缴交
A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式
Q：专利转让变更，多久能出结果
A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。
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