专利摘要

专利摘要

本实用新型公开了一种基于忆阻器的非易失性SR触发器电路；包括忆阻器ME、定值电阻Rd、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第一反相器N1、第二反相器N2、第三反相器N3以及第四反相器N4，以及将忆阻器与定值电阻串联构成的分压电路读取模块。主要是利用了忆阻的非易失和阻值随流经本身的电荷大小改变的特性，实现了SR触发器的锁存以及置位和复位功能。本实用新型所构建SR触发器不仅具有传统触发器的功能，而且具备响应速度快以及非易失性的特点，特别适合于电源不稳定的领域，同时本实用新型将为研制基于忆阻的非易失SR触发器电路提供实验参考。

权利要求

1.一种基于忆阻器的非易失性SR触发器电路，其特征在于，包括忆阻器ME、定值电阻Rd、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第一反相器N1、第二反相器N2、第三反相器N3以及第四反相器N4，

所述第一MOS管的控制端作为置位信号输入端S，所述第一MOS管的一端接所述第一反相器N1的输入端以及所述第二反相器N2的输出，所述第一MOS管的另一端与写电压V_w相连；所述第一MOS管的控制端用于控制所述第一MOS管的一端与另一端的导通；

所述第二MOS管的控制端作为复位信号输入端R，所述第二MOS管的一端接所述第二反相器N2的输入端以及所述第一反相器N1的输出端，所述第二MOS管的另一端与写电压V_w相连；所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通；

所述第三MOS管的控制端作为触发信号输入端CP，所述第三MOS管的一端接忆阻ME的一端以及所述第五MOS管的一端，所述第三MOS管的另一端与所述第一反相器N1输出端以及所述第二反相器N2输入端相连；所述第三MOS管的控制端用于控制所述第三MOS管的一端与另一端的导通；

所述第四MOS管的控制端作为触发信号输入端CP，所述第四MOS管的一端接所述忆阻ME的另一端以及所述定值电阻Rd的一端，所述第四MOS管的另一端与所述第二反相器N1的输出端以及所述第一反相器N1的输入端相连；所述定值电阻Rd的另一端接地；所述第四MOS管的控制端用于控制所述第四MOS管的一端与另一端的导通；

所述第五MOS管的控制端作为触发信号输入端CP，所述第五MOS管的另一端与读电压V_r相连；所述第五MOS管的控制端用于控制所述第五MOS管的一端与另一端的导通；

所述第三反相器N3的输入端接忆阻ME的另一端，所述第三反相器N3的输出端作为触发器的反相输出端

所述第四反相器N4的输入端连接所述第三反相器N3的输出端，所述第四反相器N4的输出端作为触发器的输出端V_out。

2.如权利要求1所述的非易失性SR触发器电路，其特征在于，当所述第一MOS管、第二MOS管、第三MOS管和第四MOS管均为NMOS管时，所述第五MOS管为PMOS管；

所述第一NMOS管M1的栅极作为置位信号输入端S，所述第一NMOS管M1的漏极接所述第一反相器N1的输入端以及所述第二反相器N2的输出端，所述第一NMOS管M1的源极与写电压V_w相连；

所述第二NMOS管M2的栅极作为复位信号输入端R，所述第二NMOS管M2的漏极接所述第二反相器N2的输入端以及所述第一反相器N1的输出端，所述第二NMOS管M2的源极与写电压V_w相连；

所述第三NMOS管M3的栅极作为触发信号输入端CP，所述第三NMOS管M3的漏极接忆阻ME的一端以及所述PMOS管P1的漏极，所述第三NMOS管M3的源极与所述第一反相器N1输出端以及所述第二反相器N2输入端相连；

所述第四NMOS管M4的栅极作为触发信号输入端CP，所述第四NMOS管M4的漏极接忆阻ME另一端以及定值电阻Rd的一端，所述第四NMOS管M4的源极与第二反相器N1输出端以及第一反相器N1的输入端相连；

所述PMOS管P1的栅极作为触发信号输入端CP，所述PMOS管P1的漏极接忆阻ME的一端以及第三NMOS管M3的漏极，所述PMOS管P1的源极与读电压V_r相连。

3.如权利要求2所述的非易失性SR触发器电路，其特征在于，当触发信号CP和置位信号S为高电平而复位信号R为低电平时，控制所述第一NMOS管M1、第三NMOS管M3和第四NMOS管M4导通，第二NMOS管M2与PMOS管P1截止，这使得写电压V_w一路通过第四NMOS管M4作用在忆阻ME另一端，另一路通过反相器反相后作用在忆阻ME的一端，使得所述忆阻器ME两端电压超过阈值电压V_th，阻值减小至忆阻器的低阻值R_on。

4.如权利要求2所述的非易失性SR触发器电路，其特征在于，当触发信号CP和复位信号R为高电平而置位信号S为低电平时，控制所述第二NMOS管M2、第三NMOS管M3和第四NMOS管M4导通，第一NMOS管M1与PMOS管P1截止，使得写电压V_w一路通过第三NMOS管M3作用在忆阻ME的一端，另一路通过反相器反相后作用在忆阻ME另一端，使得所述忆阻器ME两端电压超过阈值电压V_th，阻值增大至忆阻器的高阻值R_off。

5.如权利要求2所述的非易失性SR触发器电路，其特征在于，当触发信号CP为低电平时，控制所述第三NMOS管M3和第四NMOS管M4截止，PMOS管P1导通，这使得读电压V_r作用在忆阻ME与定值电阻构成的分压电路，将存储在忆阻ME的阻值信息转化成电平信号输出。

6.如权利要求3或4所述的非易失性SR触发器电路，其特征在于，所述读电压V_r小于所述阈值电压V_th。

说明书

技术领域

本实用新型属于数字电路领域，更具体地，涉及一种基于忆阻器的非易失性SR触发器电路。

背景技术

忆阻器是除电阻、电容、电感之外的第四种基本电路元件。忆阻器的概念最先由加州大学伯克利分校的蔡少堂(Leon.O.Chua)教授于1971年提出。众所周知，电阻R(Resistor)表示电路中电压与电流之间的关系，电容C(Capacitor)表示电荷量和电压之间的关系，电感L(Inductor)表示磁通量与电流之间的关系。根据对称性理论，蔡少堂认为理论上存在一种元件，表示磁通量与电荷量之间的关系。由于这种元件具备和电阻同样的单位(欧姆)，同时具备非易失性，只有在电流流过的情况下，忆阻值才会改变，因此蔡少堂才将这种元件命名为忆阻器(Memristor)。

2008年，惠普实验室基于Pt-TiO₂-Pt材料首次制造出了实物忆阻器。自从忆阻器实物问世以来，忆阻器已经成为一个全新的研究热点，在存储、人工神经网络以及逻辑计算等领域中得到越来越多的研究和应用。

触发器是一种应用在数字电路上且具有记忆功能的时序逻辑基本组件，因此是构成时序逻辑电路以及各种复杂数字系统的最基本逻辑单元。SR触发器的特性为：当控制信号CP＝0时，输出信号保持；当控制信号CP＝1时，若置位信号S＝1，则输出被置位，输出端输出V_out＝1；若复位信号R＝1，则输出被复位，输出端输出V_out＝0。

在现有技术中，由SR触发器构成的时序电路中通常只能在能够提供稳定电源场合下工作，如果在一些需要断电时保持其中间工作状态的场合，则需要外加存储单元实现非易失性。

发明内容

针对现有技术缺陷或者技术需求，本实用新型提供了一种基于忆阻器的非易失性SR触发器电路，其目的在于既可利用忆阻器的阻变特性来实现触发功能，又利用忆阻器的非易失性实现锁存功能，同时通过改进电路结构提高电路的响应速度。

本实用新型提供了一种基于忆阻的非易失性SR触发器电路，包括忆阻器ME、定值电阻Rd、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第一反相器N1、第二反相器N2、第三反相器N3以及第四反相器N4，所述第一MOS管的控制端作为置位信号输入端S，所述第一MOS管的一端接所述第一反相器N1的输入端以及所述第二反相器N2的输出，所述第一MOS管的另一端与写电压V_w相连；所述第一MOS管的控制端用于控制所述第一MOS管的一端与另一端的导通；所述第二MOS管的控制端作为复位信号输入端R，所述第二MOS管的一端接所述第二反相器N2的输入端以及所述第一反相器N1的输出端，所述第二MOS管的另一端与写电压V_w相连；所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通；所述第三MOS管的控制端作为触发信号输入端CP，所述第三MOS管的一端接忆阻ME的一端以及所述第五MOS管的一端，所述第三MOS管的另一端与所述第一反相器N1输出端以及所述第二反相器N2输入端相连；所述第三MOS管的控制端用于控制所述第三MOS管的一端与另一端的导通；所述第四MOS管的控制端作为触发信号输入端CP，所述第四MOS管的一端接所述忆阻ME的另一端以及所述定值电阻Rd的一端，所述第四MOS管的另一端与所述第二反相器N2的输出端以及所述第一反相器N1的输入端相连；所述定值电阻Rd的另一端接地；所述第四MOS管的控制端用于控制所述第四MOS管的一端与另一端的导通；所述第五MOS管的控制端作为触发信号输入端CP，所述第五MOS管的另一端与读电压V_r相连；所述第五MOS管的控制端用于控制所述第五MOS管的一端与另一端的导通；所述第三反相器N3的输入端接忆阻ME的另一端，所述第三反相器N3的输出端作为触发器的反相输出端 所述第四反相器N4的输入端连接所述第三反相器N3的输出端，所述第四反相器N4的输出端作为触发器的输出端V_out。

更进一步地，当所述第一MOS管、第二MOS管、第三MOS管和第四MOS管均为NMOS管时，所述第五MOS管为PMOS管；所述第一NMOS管M1的栅极作为置位信号输入端S，所述第一NMOS管M1的漏极接所述第一反相器N1的输入端以及所述第二反相器N2的输出端，所述第一NMOS管M1的源极与写电压V_w相连；所述第二NMOS管M2的栅极作为复位信号输入端R，所述第二NMOS管M2的漏极接所述第二反相器N2的输入端以及所述第一反相器N1的输出端，所述第二NMOS管M2的源极与写电压V_w相连；所述第三NMOS管M3的栅极作为触发信号输入端CP，所述第三NMOS管M3的漏极接忆阻ME的一端以及所述PMOS管P1的漏极，所述第三NMOS管M3的源极与所述第一反相器N1输出端以及所述第二反相器N2输入端相连；所述第四NMOS管M4的栅极作为触发信号输入端CP，所述第四NMOS管M4的漏极接忆阻ME另一端以及定值电阻Rd的一端，所述第四NMOS管M4的源极与第二反相器N2输出端以及第一反相器N1的输入端相连；所述PMOS管P1的栅极作为触发信号输入端CP，所述PMOS管P1的漏极接忆阻ME的一端以及第三NMOS管N3的漏极，所述PMOS管P1的源极与读电压V_r相连。

更进一步地，当触发信号CP和置位信号S为高电平而复位信号R为低电平时，控制所述第一NMOS管M1、第三NMOS管M3和第四NMOS管M4导通，第二NMOS管M2与PMOS管P1截止，这使得写电压V_w一路通过第四NMOS管M4作用在忆阻ME另一端，另一路通过反相器反相后作用在忆阻ME的一端，使得所述忆阻器ME两端电压超过阈值V_th(阈值电压的大小与构成忆阻器的材料有关系，通常是根据电路设计要求选择合适阈值电压的忆阻器)，阻值减小至R_on(阈值忆阻器的低阻值，通常情况下要求忆阻器的高阻值R_off是低阻值R_on十倍以上)。

更进一步地，当触发信号CP和复位信号R为高电平而置位信号S为低电平时，控制所述第二NMOS管M2、第三NMOS管M3和第四NMOS管M4导通，第一NMOS管M1与PMOS管P1截止，使得写电压V_w一路通过第三NMOS管M3作用在忆阻ME的一端，另一路通过反相器反相后作用在忆阻ME另一端，使得所述忆阻器ME两端电压超过阈值电压V_th(阈值电压V_th一般为4.5V)，阻值增大至R_off(阈值忆阻器的高阻值)。

更进一步地，当触发信号CP为低电平时，控制所述第三NMOS管M3和第四NMOS管M4截止，PMOS管P1导通，这使得读电压V_r作用在忆阻ME与定值电阻构成的分压电路，将存储在忆阻ME的阻值信息转化成电平信号输出。

更进一步地，所述读电压V_r小于所述阈值电压V_th。

总体而言，通过本实用新型所构思的以上技术方案与现有技术相比，能够取得下列在非易失性存储的有益效果：

(1)本实用新型的电路不仅具有传统的SR触发器功能，同时因为忆阻器的阻值在断电情况下仍然能够保持不变，具有非易失性，所以存储的信息不会断电丢失，因此相比于传统易失性MOS电路，减小了电路功耗。

(2)忆阻器为纳米级材料，可以有效的减小了电路实现面积，提高系统集成度。

附图说明

图1是忆阻器电路符号；

图2是忆阻器时所表现出的电流—电压曲线图；

图3是本实用新型实施例提供的基于忆阻的非易失性SR触发器的具体电路图；

图4是本实用新型实施例提供的基于忆阻的非易失性SR触发器的仿真波形图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

在本实用新型中，由于忆阻器具有非易失性，即使断电也不会丢失数据，因此在信号保持方面具有极大优势。将忆阻器的存储能力和数据处理能力结合起来，用在SR触发器的信号保持中，可以极大的提高速度并降低功耗，同时忆阻器为纳米级的器件也有效地减少了器件的体积。

图2是单个忆阻器所表现出来的电流-电压特性曲线图，从图中可以看出，当正向电压值大于阈值V_th时，忆阻器会变成低阻态；当负电压大于阈值-V_th时，忆阻器会变成高阻态；本实用新型就是利用上面所述的忆阻器阻变特性，对忆阻器单元的电压范围加以控制，由此达到控制忆阻器状态，实现触发器的触发功能；同时从图可得，当忆阻器两端的电压在-V_th和V_th之间时，忆阻器的阻值不会发生改变，利用这种阈值特性与分压电路，本设计将忆阻器的阻值状态转化成电平信号进行输出。

图3是本实用新型基于忆阻的非易失性SR触发器的电路结构示意图。如图3所示，非易失性SR触发器电路包括忆阻器ME、定值电阻Rd(阻值的大小要根据具体情况而定，但是要求R_on<<Rd<<R_off即Rd的阻值是R_on的十倍以上，而R_off是Rd的十倍以上)、第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、PMOS管P1、第一反相器N1、第二反相器N2、第三反相器N3以及第四反相器N4。其中上述M3、M4和P1的栅极作为触发信号输入端CP，M1的栅极作为置位控制端S，M2的栅极作为复位控制端R；M1和M2源极接写电压V_w，M1漏极接反相器N1输入端，M2漏极接反相器N2输入端；M3源极接反相器N1输出端，其漏极接忆阻ME的第一端，M4源极接反相器N2输出端，其漏极接忆阻ME的另一端；P1源极接读电压Vr，其漏极接忆阻ME的第一端；反相器N3和N4串联，N3的输入端接忆阻ME的另一端，其输出端作为触发器反相输出端 而N4输出端作为触发器输出端V_out。

在本实用新型实施例中，NMOS管和PMOS管可以互换，当M1、M2、M3和M4均为PMOS管，且P1为NMOS管时，CP为低电平时电路处于触发阶段(输出受复位信号R以及置位信号S影响)，而CP为高电平时电路处于保持阶段(输出不受复位信号R以及置位信号S影响，保持上一次的状态)，同时S为低电平时表示置位，而R为低电平时表示复位，即低电平有效。

下面参照图4所示的仿真波形图具体来解释本实用新型的触发器的工作原理。

当触发信号CP为高电平，复位信号R为低电平，而置位信号S产生高电平脉冲时，NMOS管M1、M3和M4导通，PMOS管P1截止；因为M1导通，写电压V_w作用在反相器N1的输入端，使得反相器N1和N2构成锁存器状态发生改变：反相器N1输出低电平，而反相器N2输出高电平；反相器N2输出电压通过串联反相器N3和N4输出至输出端V_out与 同时反相器N1输出作用到忆阻ME的一端，反相器N2输出作用到忆阻ME另一端，使得忆阻两端电压超过阈值V_th，忆阻器阻值减小至R_on；

当触发信号CP为高电平，置位信号S为低电平，而复位信号R产生高电平脉冲时，NMOS管M2、M3和M4导通，PMOS管P1截止；因为M2导通，写电压V_w作用在反相器N2的输入端，使得反相器N1和N2构成锁存器状态发生改变：反相器N1输出高电平，而反相器N2输出低电平；反相器N2输出电压通过串联反相器N3和N4输出至输出端V_out与 同时反相器N1输出作用到忆阻ME的一端，反相器N2输出作用到忆阻ME另一端，使得忆阻两端电压超过阈值V_th，忆阻器阻值增加至R_off；

当触发信号CP为低电平时，无论置位还是复位信号是否产生高电平脉冲，NMOS管M3与M4截止，PMOS管P1导通，读电压V_r在忆阻ME与定值电阻串联的中间点产生分压，分压点的电压为

设置阻值Rd使得R_on<<Rd<<R_off，这时当忆阻ME阻值M＝R_on时，输出电压为V≈V_r，而当忆阻ME阻值M＝R_off时，输出电压为V≈0。由结合上面触发信号CP为高电平情况的分析可知，当置位信号S产生高电平脉冲时已经将忆阻器的阻值变成低阻值R_on，所以此时输出端仍然输出高电平；而复位信号R产生高电平脉冲时，忆阻器的阻值变成高阻值R_off，所以此时输出端仍然输出低电平。综上所述，CP为低电平时实现了触发器锁存功能。

在本实用新型实施例中，为了防止保持状态改变忆阻器的阻值，所以V_r<V_th。

本实用新型所提供的一种基于忆阻的非易失性SR触发器电路，所提供的电路性能稳定，仿真测试效果良好。根据所提供的电路，可以进行实际样品的制作。

本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

一种基于忆阻器的非易失性SR触发器电路专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。