专利摘要

专利摘要

本发明公开一种基于延时锁相环结构的倍频器，能够解决现有基于延时锁相环结构时钟倍频技术硬件实现代价过大的问题。所述倍频器包括：延时锁相环相位检测电路、压控延时链和边沿组合电路；其中，延时锁相环相位检测电路用于检测所述压控延时链的输入基准时钟信号CLK0和压控延时链的输出反馈时钟信号CLKN之间的相位关系，并产生调节压控延时链时延的控制电压Vc；压控延时链包括N个延时单元，用于产生N个等相位差的多相时钟信号；边沿组合电路由N倍频电路和二分频电路构成，N倍频电路，用于对所述N个等相位差的时钟信号进行边沿组合得到N倍频输出信号，二分频电路，用于对所述N倍频输出信号进行二分频操作，得到占空比为50％的(N/2)倍频输出信号。

权利要求

1.一种基于延时锁相环结构的倍频器，其特征在于，包括：

延时锁相环相位检测电路、压控延时链、边沿组合电路和一阶滤波电容；

其中，所述延时锁相环相位检测电路的输入信号为所述压控延时链的输入基准时钟信号CLK0和所述压控延时链的输出反馈时钟信号CLKN，所述延时锁相环相位检测电路用于检测所述压控延时链的输入基准时钟信号CLK0和输出反馈时钟信号CLKN之间的相位关系，产生反映所述输入基准时钟信号CLK0和所述输出反馈时钟信号CLKN之间相位关系的输出信号；

所述压控延时链包括N个延时单元，用于产生N个等相位差的多相时钟信号，输入为基准时钟信号CLK0，所述基准时钟信号CLK0经过第一延时单元Dly1后输出反馈时钟信号CLK1，所述反馈时钟信号CLKm经过第(m+1)延时单元Dly(m+1)后输出反馈时钟信号CLK(m+1)；所述N个延时单元连接所述压控延时链时延控制信号Vc；

所述边沿组合电路的输入端连接所述N个等相位差的多相时钟信号，所述边沿组合电路由N倍频电路和二分频电路构成，所述N倍频电路，用于对所述N个等相位差的多相时钟信号进行边沿组合得到N倍频输出信号，所述二分频电路，用于对所述N倍频输出信号进行二分频操作，得到占空比为50％的(N/2)倍频输出信号Mult(N/2)；

所述一阶滤波电容，用于对所述延时锁相环相位检测电路的输出信号进行滤波，得到稳定的所述压控延时链时延控制信号Vc；所述压控延时链时延控制信号Vc连接所述N个延时单元，用于调节所述压控延时链的输入基准时钟信号CLK0到所述反馈时钟信号CLKN之间的时延；所述N为正整数，m∈(1,2,…,N-1)。

2.根据权利要求1所述的基于延时锁相环结构的倍频器，其特征在于，所述N倍频电路包括：

第一金属氧化物半导体场效应晶体管Mp1、第二金属氧化物半导体场效应晶体管Mp2，N型金属氧化物半导体晶体管Mni，以及(N+1)个反向延时单元nDlyl，所述i∈(1,2,…,2N+1)，所述l∈(1,2,…,N+1)；

所述第一金属氧化物半导体场效应晶体管Mp1的源极接电源电压，所述第一金属氧化物半导体场效应晶体管Mp1的栅极接所述第(N+1)反向延时单元nDly(N+1)的输出Qb，所述第j反向延时单元nDlyj的输入接CLKj，所述第j反向延时单元nDlyj的输出接所述N型金属氧化物半导体晶体管Mn(2j-1)的栅极，所述N型金属氧化物半导体晶体管Mn(2j-1)的漏极接所述第一金属氧化物半导体场效应晶体管Mp1的漏极，所述N型金属氧化物半导体晶体管Mn(2j)的漏极接所述N型金属氧化物半导体晶体管Mn(2j-1)的源极，所述N型金属氧化物半导体晶体管Mn(2j)的栅极接DLL输出时钟CLKj，所述N型金属氧化物半导体晶体管Mn(2j)的源极接地，所述第二金属氧化物半导体场效应晶体管Mp2的栅极接所述第一金属氧化物半导体场效应晶体管Mp1的漏极，所述第二金属氧化物半导体场效应晶体管Mp2的源极接电源电压，所述第(N+1)反向延时单元nDly(N+1)的输入接所述第二金属氧化物半导体场效应晶体管Mp2的漏极，所述N型金属氧化物半导体晶体管Mn(2N+1)的栅极接所述第二金属氧化物半导体场效应晶体管Mp2的栅极，所述N型金属氧化物半导体晶体管Mn(2N+1)的漏极接所述第二金属氧化物半导体场效应晶体管Mp2的漏极，所述N型金属氧化物半导体晶体管Mn(2N+1)的漏极接N倍频输出端，所述N倍频输出端接所述二分频电路输入端，(N/2)倍频输出端接所述二分频电路输出端，其中j∈(1,2,…,N)。

说明书

技术领域

本发明涉及基于延时锁相环(Delay Locked Loop，DLL)结构的倍频器设计技术领域，具体涉及一种基于延时锁相环结构的倍频器。

背景技术

在高速消费类电子产品中，对片上时钟倍频器的需求不断增加。随着大规模集成电路系统速度性能的不断提高，对抑制时钟偏移和抖动的要求越来越高。然而，不论这些抖动来自内部还是衬底或电源噪声，随着时钟频率和电路集成度增加，减小时钟的偏移和抖动变得更加困难。一般在微处理器、存储器接口和通信芯片中采用锁相环(Phase Locked Loop,PLL)和DLL产生片上时钟。

其中，PLL是一个高阶系统，设计复杂。对稳定工作十分重要的环路带宽会由于PVT波动而变化，导致系统出现不稳定问题。PLL中一个重要的模块是振荡器，用来产生和基准时钟锁定的高频时钟。这部分电路对电源噪声、工艺波动和工作环境均很敏感。压控振荡器(Voltage Controlled Oscillator,VCO)的输出时序在多个震荡周期内存在抖动积累，导致产生大于原始输入相位差的相位误差，并且该误差会一直存在。另一方面，PLL需要复杂的二阶低通滤波器。

基于DLL结构的时钟生成器相比于基于PLL的结构具有几方面优势。基于DLL结构的时钟生成器是一阶环路系统，在一阶滤波器中只需要一个电容，相比于高阶PLL，DLL更加稳定。DLL不存在环路振荡器并且易于设计实现。另外，DLL相比于PLL具有更好的抖动特性，因为电源和衬底感应的相位误差、抖动不会在多个时钟周期内累积。此外，相比于PLL，DLL具有更好的抗噪声特性。因此，DLL广泛应用于各种时钟生成电路中，包括时钟数据恢复电路、高速收发机和微处理器中的倍频电路。

和PLL结构不同的是，基于DLL结构的时钟产生器需要额外的边沿组合电路，将DLL结构中压控延时链(Voltage Control Delay Line,VCDL)产生的多相时钟进行边沿组合生成倍频时钟。改变VCDL中延时单元的级数N可以得到相对应N个等相位差的时钟输出，通过边沿组合电路操作后，获得倍频因子可调节的倍频输出信号。这就会极大地增加基于DLL结构的时钟产生器的硬件代价。

发明内容

本发明要解决的技术问题是如何在增加较小的硬件代价基础上，合理设计边沿组合电路，使其充分利用输入基准时钟经过VCDL后得到的多相时钟输出，同时保证电路在高速环境下能够正常完成倍频操作。

为此目的，本发明提出一种基于延时锁相环结构的倍频器，包括：

延时锁相环相位检测电路、压控延时链、边沿组合电路和一阶滤波电容；

其中，所述延时锁相环相位检测电路的输入信号为所述压控延时链的输入基准时钟信号CLK0和所述压控延时链的输出反馈时钟信号CLKN，所述延时锁相环相位检测电路用于检测所述压控延时链的输入基准时钟信号CLK0和输出反馈时钟信号CLKN之间的相位关系，产生反映所述输入基准时钟信号CLK0和所述输出反馈时钟信号CLKN之间相位关系的输出信号；

所述压控延时链包括N个延时单元，用于产生N个等相位差的多相时钟信号，输入为基准时钟信号CLK0，所述基准时钟信号CLK0经过第一延时单元Dly1后输出反馈时钟信号CLK1，所述反馈时钟信号CLKm经过第(m+1)延时单元Dly(m+1)后输出反馈时钟信号CLK(m+1)；所述N个延时单元连接所述压控延时链时延控制信号Vc；

所述边沿组合电路的输入端连接所述N个等相位差的多相时钟信号，所述边沿组合电路由N倍频电路和二分频电路构成，所述N倍频电路，用于对所述N个等相位差的多相时钟信号进行边沿组合得到N倍频输出信号，所述二分频电路，用于对所述N倍频输出信号进行二分频操作，得到占空比为50％的(N/2)倍频输出信号Mult(N/2)；

所述一阶滤波电容，用于对所述延时锁相环相位检测电路的输出信号进行滤波，得到稳定的所述压控延时链时延控制信号Vc；所述压控延时链时延控制信号Vc连接所述N个延时单元，用于调节所述压控延时链的输入基准时钟信号CLK0到所述反馈时钟信号CLKN之间的时延；所述N为正整数，m∈(1,2,…,N-1)。

本发明实施例基于延时锁相环结构的倍频器，利用VCDL的N级延时单元产生等相位差的多相时钟信号，同时，边沿组合电路对多相时钟信号进行操作得到N倍频输出，经过二分频器之后得到占空比为50％的(N/2)倍频输出信号，使得通过设置VCDL中延时单元的数目，可以得到倍频因子为任意整数的倍频输出，能够在增加较小的硬件代价基础上，在高速环境下正常完成倍频操作。

附图说明

图1为本发明一种基于延时锁相环结构的倍频器一实施例的电路图；

图2为图1中边沿组合电路一实施例的电路图；

图3为对输入四相时钟信号进行边沿组合得到50％占空比二倍频输出信号的示意图；

图4为图1中倍频器实现倍频功能的仿真结果。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本实施例公开一种基于延时锁相环结构的倍频器，包括：

延时锁相环相位检测电路1、压控延时链2、边沿组合电路3和一阶滤波电容4；

其中，所述延时锁相环相位检测电路1的输入信号为所述压控延时链2的输入基准时钟信号CLK0和所述压控延时链2的输出反馈时钟信号CLKN，所述延时锁相环相位检测电路1用于检测所述压控延时链2的输入基准时钟信号CLK0和输出反馈时钟信号CLKN之间的相位关系，产生反映所述输入基准时钟信号CLK0和所述输出反馈时钟信号CLKN之间相位关系的输出信号；

所述压控延时链2包括N个延时单元，用于产生N个等相位差的多相时钟信号，输入为基准时钟信号CLK0，所述基准时钟信号CLK0经过第一延时单元Dly1后输出反馈时钟信号CLK1，所述反馈时钟信号CLKm经过第(m+1)延时单元Dly(m+1)后输出反馈时钟信号CLK(m+1)；所述N个延时单元连接所述压控延时链2时延控制信号Vc；

所述边沿组合电路3的输入端连接所述N个等相位差的多相时钟信号，所述边沿组合电路3由N倍频电路和二分频电路构成，所述N倍频电路，用于对所述N个等相位差的多相时钟信号进行边沿组合得到N倍频输出信号，所述二分频电路，用于对所述N倍频输出信号进行二分频操作，得到占空比为50％的(N/2)倍频输出信号Mult(N/2)；

所述一阶滤波电容4，用于对所述延时锁相环相位检测电路1的输出信号进行滤波，得到稳定的所述压控延时链2时延控制信号Vc；所述压控延时链2时延控制信号Vc连接所述N个延时单元，用于调节所述压控延时链2的输入基准时钟信号CLK0到所述反馈时钟信号CLKN之间的时延；所述N为正整数，m∈(1,2,…,N-1)。

本发明实施例中，所述DLL相位检测电路综合了鉴相器和电荷泵的功能。DLL相位检测电路的输入信号分别为所述VCDL的输入基准时钟信号CLK0和反馈时钟信号CLKN，其输出信号经过一阶滤波电容后得到调节VCDL时延的控制电压Vc，若CLK0相位超前于CLKN的相位，则控制电压Vc增大，若CLK0相位落后于CLKN的相位，则控制电压Vc减小。当输入基准时钟信号CLK0和反馈时钟信号CLKN之间的相位差为0时，控制电压Vc稳定在一固定值。

所述VCDL由N个完全相同的延时单元构成，当DLL处于锁定状态时，输入基准时钟CLK0与反馈时钟CLKN的相位一致，这样相邻延时单元输出时钟的相位差为(360/N)°。

所述边沿组合电路由N倍频电路和二分频电路构成，N倍频电路通过对N个等相位差时钟信号进行边沿组合得到N倍频信号，之后，二分频电路对N倍频信号进行二分频操作，得到占空比为50％的(N/2)倍频信号。通过设置VCDL中延时单元的数目N可以得到倍频因子为任意整数的倍频输出。

本发明实施例基于延时锁相环结构的倍频器，利用VCDL的N级延时单元产生等相位差的多相时钟信号，同时，边沿组合电路对多相时钟信号进行操作得到N倍频输出，经过二分频器之后得到占空比为50％的(N/2)倍频输出信号，使得通过设置VCDL中延时单元的数目，可以得到倍频因子为任意整数的倍频输出，能够在增加较小的硬件代价基础上，在高速环境下正常完成倍频操作。

可选地，在本发明基于延时锁相环结构的倍频器的另一实施例中，所述N倍频电路包括：

第一金属氧化物半导体场效应晶体管Mp1、第二金属氧化物半导体场效应晶体管Mp2，N型金属氧化物半导体晶体管Mni，以及(N+1)个完全相同的反向延时单元nDlyl，所述i∈(1,2,…,2N+1)，所述l∈(1,2,…,N+1)；

所述第一金属氧化物半导体场效应晶体管Mp1的源极接电源电压，所述第一金属氧化物半导体场效应晶体管Mp1的栅极接所述第(N+1)反向延时单元nDly(N+1)的输出Qb，所述第j反向延时单元nDlyj的输入接CLKj，所述第j反向延时单元nDlyj的输出接所述N型金属氧化物半导体晶体管Mn(2j-1)的栅极，所述N型金属氧化物半导体晶体管Mn(2j-1)的漏极接所述第一金属氧化物半导体场效应晶体管Mp1的漏极，所述N型金属氧化物半导体晶体管Mn(2j)的漏极接所述N型金属氧化物半导体晶体管Mn(2j-1)的源极，所述N型金属氧化物半导体晶体管Mn(2j)的栅极接DLL输出时钟CLKj，所述N型金属氧化物半导体晶体管Mn(2j)的源极接地，所述第二金属氧化物半导体场效应晶体管Mp2的栅极接所述第一金属氧化物半导体场效应晶体管Mp1的漏极，所述第二金属氧化物半导体场效应晶体管Mp2的源极接电源电压，所述第(N+1)反向延时单元nDly(N+1)的输入接所述第二金属氧化物半导体场效应晶体管Mp2的漏极，所述N型金属氧化物半导体晶体管Mn(2N+1)的栅极接所述第二金属氧化物半导体场效应晶体管Mp2的栅极，所述N型金属氧化物半导体晶体管Mn(2N+1)的漏极接所述第二金属氧化物半导体场效应晶体管Mp2的漏极，所述N型金属氧化物半导体晶体管Mn(2N+1)的漏极接N倍频输出端，所述N倍频输出端接所述二分频电路输入端，(N/2)倍频输出端接所述二分频电路输出端，所述j∈(1,2,…,N)。

本发明实施例中，以对CLK1的操作为例说明N倍频电路的工作原理，当CLK1的上升沿到来时，反向延时单元nDly1的输出在其延时时间范围内仍为高电平，这样NMOS管Mn1和Mn2同时导通，将Q点的电压下拉为0V。经过PMOS管Mp2和NMOS管Mn(2N+1)构成的反相器之后，MultN输出为高电平。经过反向延时单元nDly(N+1)的时延后，nDly(N+1)的输出Qb变为低电压，将PMOS管Mp1导通，Q点电压被上拉至电源电压，MultN输出变为低电平。这样，CLK1的一个上升沿在MultN上的表现为从高电平到低电平的变化。所以经过对CLK1、CLK2、CLK3、……、CLKN的边沿组合后，N个等相位差多相时钟输入可以产生N倍频输出信号。

本发明工作在较宽的频率范围内，但是反向延时单元的时延是固定不变的，这样在输入基准时钟具有不同频率时，N倍频输出MultN的高电平脉冲宽度为反向延时单元的时延，这样MultN的占空比不能保证为50％，所以在其后加入了二分频电路，保证最后得到占空比为50％的倍频输出。图3为对输入四相时钟信号进行边沿组合得到50％占空比二倍频输出信号的示意图。

图4是图1所示倍频电路实现倍频功能的仿真结果，此时VCDL钟延时单元的数目N设定为8。可以发现直接输出的八倍频信号输出Mult8具有不理想的占空比，二分频之后的输出结果Mult4可以得到理想的50％占空比，满足设计要求。

虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

基于延时锁相环结构的倍频器专利购买费用说明

Q：办理专利转让的流程及所需资料

A：专利权人变更需要办理著录项目变更手续，有代理机构的，变更手续应当由代理机构办理。

1：专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

2：按规定缴纳著录项目变更手续费。

3：同时提交相关证明文件原件。

4：专利权转移的，变更后的专利权人委托新专利代理机构的，应当提交变更后的全体专利申请人签字或者盖章的委托书。

Q:专利著录项目变更费用如何缴交

A：（1）直接到国家知识产权局受理大厅收费窗口缴纳,（2）通过代办处缴纳，（3）通过邮局或者银行汇款,更多缴纳方式

Q：专利转让变更，多久能出结果

A：著录项目变更请求书递交后，一般1-2个月左右就会收到通知，国家知识产权局会下达《转让手续合格通知书》。